FPGA的保持时间不为正的问题

vongy

Holdtime为0表示在时钟上升沿的时候数据刚好发生变化，Holdtime为负表示数据在上升沿到来之前就发生的变化，如果布线前设定Holdtime为负工具会认为永远满足条件，在holdtime这一个参数上可以是任意值，这样就有利于工具布局布线，因为少了一个需要计算的参数。但这样不等于说holdtime为正就是违例，只是工具这样会花费更多的精力去完成布局布线。
为什么可以这样去做？我觉得是FPGA的特性决定的，可能是他可以保证布局布线后引入的延时可以满足他自身DFF Holdtime的需求。
但布局布线后Holdtime一定要满足要求，正的，不然还没有采样数据就发生的变化肯定采不到正确的值。
另，从ASIC的角度来说，一般最开始的时候也不需要关心HOLDTIME，只关心SETUP TIME，因为HOLDTIME可以在后面满足SETUP TIME的情况通过垫BUFFER的方式来满足。