一小段Verilog HDL程序，帮忙！大侠！

firekingrr

我是刚学的，对于Verilog HDL 不是很熟
下面这段程序是我刚写的，编译的时候没有错误
仿真的时候
HOLD_BEGIN总是为高。我想问问大侠们  我这里是不是有什么语法错误
always能后面用3个边沿触发吗？
谢谢！！小弟先谢过了！

reg HOLD_BEGIN；
always @(negedge HOLD_C or posedge DOWN_TIME or posedge RST)
begin
if (RST)HOLD_BEGIN=0;
else
HOLD_BEGIN=1;
end