听说很有航天院所，不让用verilog设计？求解答

haitaox

回复 2# 挂在天边的鱼


    同意
    我之前也用了3年的VHDL，后来到现在这家公司才换的verilog。
    就语法严谨性来讲，VHDL确实比verilog要好，很多低级语法错误verilog是不会报错的。
    举个例子：assign rgb_raw[31:0] = {r_raw[7:0],g_raw[7:0],b_raw[7:0]};
    左右两边的位宽不一致，verilog会自动把高位补零。而相同的VHDL语法就会报错。
    verilog的优势在于代码灵活，几行语句就能实现VHDL好多行的功能。
    例如：assign res_and = &test_reg[7:0];
    是将右边的所有bit相与的值赋给左边。但是VHDL没有这样的运算符。

    然而，一个公司使用verilog或者VHDL多数是习惯的延续，其他同事都用VHDL，难道你会用verilog。
    像航天院所这种单位，搞FPGA的历史可能比较久，VHDL可能从一开始就是编程语言。