10bitSARADC,带2位冗余仿真后，与原有的电荷分配型相比ENOB还下降了

hi_china59

ChatGpt's reply: 我看了你的三张图和对话记录，问题核心很可能就在DAC权重配置、Verilog-A建模分母定标，以及数字解码（DEC）没跟上非二进制冗余的权重表这三块。

结合你给的论文表4.7权重（取整后 1800、1010、568、318、178、99、56、30、16、10、5、3、2、1…），以及你 Verilog-A 代码里写死的分母 1024，我觉得现在的 ENOB 下降现象很容易解释：

主要原因

分母没匹配权重总和
你 Verilog-A 模型末尾 V(vout) <+ transition(vref * out_scaled / 1024, …) 是按二进制 10bit（1024 LSB）去标定的。
可是你冗余权重总和并不是 1024，而是论文表格对应的 Σ(weights)，差别可能有几个 LSB，导致全码域增益错配 → DNL/INL 出现系统性偏差 → ENOB 掉。

数字解码逻辑没用冗余权重表
你自己说“暂时没有用 11位非二进制译码转 9位”。这等于：DAC 是非二进制权重，但数字部分还在用二进制解码 → 每一步比较结果在数值映射上全错。
冗余设计必须在 SAR logic 最后做一次“按非二进制权重表求和 → 裁剪到目标位宽”的数字错误更正，否则性能直接掉。

位权表和实际电容阵列可能不一致
从 LyuChipo 的质疑来看，你 DAC 的最低几位电容（3、1、2、3、5、8）跟论文/理论位权不完全对齐，可能导致模拟域本身的量化步长不均匀。
非二进制设计要求每一步“可容错区间”必须能被后续位权覆盖，这个比例错了，DEC 也救不回来。

建议验证与修正路径

1. 先用纯理想 DAC + 理想比较器
- 权重表用论文取整后的数值（或你实际电容阵列算出的精确值）
- Verilog-A 里分母改成 WSUM = Σ(weights)
- 用匹配的数字加权求和（简单 DEC）直接输出 10bit 码
→ 如果 ENOB 回到 ~9.8bit，说明根本原因就是 scale/DEC 没对上。

2. 确认电容阵列权重
- 用仿真测每一位单独置位时 DAC 输出差分电压 → 算出实际 LSB 权重表
- 对比 Verilog-A 代码中的硬编码权重，保证一致。

3. 实现简单 DEC（先不考虑速度优化）
- 每一步决策 × 对应权重累加 → 裁剪到 [0, 2¹⁰−1]
- 这样就算有冗余位，也能正确映射到目标输出码。

4. 确认模拟输出摆幅
- 你说全码输出在 1.63V 左右，不到满幅（Vref=1.8V），可能也是 scale mismatch 或桥接电容补偿没算进 Verilog-A 权重导致的。

hi_china59

LyuChipo 提到的重点，其实和ChatGPT之前分析的第一条原因是同一个方向：
他用自己的 DAC 权重表举例（416,224,160,96,64,32,13,7,5,3,2,1，总和 1023），是为了说明 总权重要和定标分母一致。

从他的表可以看出：

他是二进制加冗余的设计，但做了电容值和桥接补偿的调整，依然保证了 Σ(weights) = 1023（差分单端 10bit 情况）。

如果你 Verilog-A 里分母写 1024，而实际总权重不是 1024（比如是 1023 或其它值），就会出现增益错配 → DNL/INL 出问题 → ENOB 掉。

不过需要注意两点：

他的权重表只是一个具体实现的例子，不一定和你论文表 4.7 或你的电容阵列相同，所以不能直接套用，需要先量测或计算你自己的 实际权重表。

就算总权重对上，如果你数字解码（DEC）还是用二进制逻辑，而 DAC 已经换成非二进制权重，还是会错码，ENOB 一样会掉。

所以 LyuChipo 的建议在定标匹配方面是对的，但你还要同时解决解码逻辑匹配权重表的问题，两个缺一不可。