问一个关于reset信号的问题

loon1204 · 发表于 2023-6-2 11:59:41

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模拟reset模块提供的输出是当电源从低到高的过程中 reset信号从低到一个上升沿到高

但在rtl程序中，都是
always @（negedge reset or posedge clk）
if（~reset）

reset信号就没有下降沿岂不是就没有reset 寄存器啦？

loon1204 · 发表于 2023-6-2 12:08:32

esbwong 发表于 2023-6-2 12:02
behavioral simulation: 没有reset
gate level simulation: 看看寄存器reset是不是level trigger ...

你的意思是dc综合后可能就给搞成level reset啦

这个倒没注意等会去看看

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