高频数字信号输出该怎么驱动？

kjhe

输出3G的数字时钟信号，PAD和封装模拟负载10pF，请问如何设计输出BUFFER，以获得理想不失真的输出信号？

（尝试采用过级联树形数字BUFFER，但是输出信号会耦合到到数字电源，导致核心电路功能恶化）

kjhe

   

Jason.tschen 发表于 2023-8-13 15:13
Single-end signal???  比登陆月球还难 !!!!

请问如果是差分输出的话有什么方法吗？

kjhe

   

JustdoitAbel 发表于 2023-8-14 10:13
只是测试的话，可以分频后再输出

我们最后用的就是这种方法

kjhe

   

knowworlds 发表于 2023-8-15 13:52
到接口了那肯定都是模拟量了，没办法数字的。高速IO不就是干这个的。数字IO最多做到几百M吧。更别说你还要 ...

请问高速IO是指什么呢？我们版图的IO(ESD+BONDPAD)是自己画的，寄生很大性能不好。
查论文了解到好像高频GHZ时钟输出BUFFER用的有LVDS和CML缓冲器，请问是否可行呢？

kjhe

   

knowworlds 发表于 2023-8-22 11:28
高速IO就是你说的CML/LVDS这些东西吧。统称为serdes。可以用这些东西的。这些就是模拟电路，其实挺简单的 ...

非常感谢您的解答，学习到了。
我是研究生，第一次接触流片没什么经验，所以ESD pad这些都是自己画的，寄生很大...
LVDS和CML这些最后没时间做了，我们最后只好选择了降频后输出。