求助！！！！！verilog代码过不了DC综合！！！

温柔阴影

这是ram的仿真模型，不是用来综合的

温柔阴影

   

叶子iou 发表于 2025-4-25 10:32
那如果我想拿这段代码去进行综合，我应该怎么样在保证逻辑正确的情况下去进行修改？

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把两个always块和在一起，但是逻辑上会有冲突，flop同时赋值当 weA==weB==1 && addrA==addrB 时，因为两个alway合在一起，综合出来应该是后面的赋值覆盖前面的赋值。 但是实际使用中外部传入的地址不会有这种情况，所以不用考虑综合工具如何处理这种情况。

总结：把两个always合在一起就行了