NMOS衬底和源极相连的问题，calibre lvs报错

LGDXLP

针对你这个错误说一下。你用环圈起来nmos 然后把source和环连接起来，这个没什么问题，但是报出来和vss short 了，说明你没做隔离或者是做了隔离但你在S端或环打上了vss的pin。

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Sun960308 发表于 2019-9-24 11:08
谢谢你的解答，我大概明白了，但我的环上没有打任何的pin脚，环是由M1，diff和cont构成的。请问一下隔离 ...

一般的隔离在外面圈一圈ntap接上高电位就行。你这个是nmos而且其衬底接到了中间电位，所以我猜测你这个nmos应该是做在dnw 里面的，你需要给dnw一个电位，也就是用ntap把dnw和高电位连接起来。详细做法你看一下你同事或者前辈做的应该就能明白。

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Sun960308 发表于 2019-9-24 17:51
您好，谢谢你的回答，我这个电路图和版图如图所示。上面一排的管子衬源相连，再连下面的漏，下面一排管子 ...

对，给上边的管子加隔离。

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Sun960308 发表于 2019-9-27 14:22
你好，我查了rule file，这个工艺不支持隔离层。。所以我把nmos的衬底全部接在一起接vss了，报错明显少了 ...

好吧。。。你上一排的nmos衬底在你给的电路图上还有lvs report上显示了不是接VSS，你要注意一下！

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Sun960308 发表于 2019-9-27 19:12
嗯嗯，原始电路上面那一排管子的衬底和源极相接，这样子需要加隔离层，但是由于工艺不支持，所以我把电路 ...

这个方法简单，而且省面积，只要前仿可以就ok