PT setup violation!!!!

dingyisuper1

首先就是你这是什么工艺，为啥cell delay这么大？0.0
其次就是我没用过pt fix timing，你上面报的那个information怪怪的，最好man一下看看；
然后回到这个问题，你用size_cell方式fix setup，他没修掉，我看你的path上都没有lvt cell，可能你没有在库里面加进去，或者你没有指定相关的keywords告诉工具，lvt和svt cell可以互相换，我没用pt修过，不知道具体的指令，你得自己找找。反正目的是为了减少data arrival time。
然后就是假设你真的就没办法换lvt cell，或者说你这个工艺库里面就是没有lvt，那还可以通过增加data required time来修，简单说就是你手动往capture path上插buffer。一般来说timing eco工具不会动clock path，所以这种需要你手动插

dingyisuper1

   

yuenlee 发表于 2025-5-21 16:05
你好，目前是ARR新手，想请问clock source latency要设定多少 有什么参考标准吗
如果要设定是在CTS前先设 ...

他的意思是你没有长clock tree，cts做完了吗？

dingyisuper1

   

yuenlee 发表于 2025-5-21 13:40
非常感谢你的回答!

cell delay 我有去查看table 但数字确实是在合理区间

不用客气0.0 我没用过icc2，不知道具体的命令，你把cell加进去之后可能需要update_timing一下，可以试试。如果加成功的话，path上肯定可以看到你新加的cell的delay