ADPLL博士论文

liuchuanfeng14

      看了版上一些adpll的帖子，感觉做的人还是相对较少，故把自己的博士论文共享给大家。虽然本人不才，没有做出一个性能非常完美的adpll，但adpll的架构以及各个模块的设计分析在本人的博士论文中都已有详细描述，期望中国adpll的设计者能越来越多。另外，值得一提的是adpll的难点就是其fractional spur，如果fractional spur能满足GSM的要求，那基本就可以替代CPPLL的架构了。


PS：现今的频率综合器芯片已不是一个单环PLL的系统结构了，需要多个PLL来实现一个性能优良的频率综合器，其中数字和模拟锁相环都将各司其职。。。本人的目的旨在抛砖引玉。。。期望adpll的那块玉快点在中国出现！


无线射频领域中宽带全数字频率综合器的研究与设计_俞思辰（明审）.pdf (7.35 MB , 下载次数: 3544 )

2015-12-19 19:10 上传

点击文件名下载附件

liuchuanfeng14

回复 3# lwjee


   请看此论文的2.2.3，里面有详细阐述。

liuchuanfeng14

回复 8# hezudao


   全面超越？不敢苟同。。。求教ADPLL的fractional spur如何解决？现学术圈最好的fractional spur在带内也有-60左右（意大利Pavia大学以及美国加州大学圣地亚哥分校都有较好的科研成果），带外能符合GSM或者LTE接收机spur要求的ADPLL几乎没有。。。

liuchuanfeng14

回复 20# hezudao


   如果在900MHz或者1.8GHz，带内spur（或者说200kHz，400kHz）全都能到-70dBc，应该是够了！   请问你指的是ADPLL吗？是产品吗？还是论文？谢谢！
   至今ADPLL在无线transceiver当中应用甚少，主要还是受限于fractional spur

liuchuanfeng14

回复 15# fightshan

是的

liuchuanfeng14

回复 23# hezudao


   不知道你如何实现，不过在下敬佩！

liuchuanfeng14

回复 25# wandola


    Matlab脚本，Simulink Model以及Modelsim的系统仿真model一般就算共享出来，别人用的时候也看不懂。。。还是论文这种具有一般性的东西比较好懂，也能帮助到初学者。。。
    博士期间做的多与少并没有太大的关系，关键看你理解的是否透彻以及是否能够独立去思考一个系统性的东西！

liuchuanfeng14

回复 33# bbbenjamin


    Bogdan在TI时发表的那篇应用于GSM的JSSC Paper只是在TT的corner下测试的结果。。。那东西依然过不了PVT的影响。。。工程化道路还是比较难的。。。所以最后TI把ADPLL整个部门都放弃了。。。不过我也看好ADPLL这个方向，估计以后会慢慢走向工程化。

liuchuanfeng14

回复 35# hughhuang

    ADPLL的phase noise已经可以做的很好了，可以满足GSM Transmitter RMS Jitter的要求。但是，在ADPLL里由于有限时间量化精度的TDC存在，当在小数分频的模式下分频比很接近整数时，TDC的有限时间精度只能周期地响应相位的瞬时变化，从而产生了fractional spur。    在GSM的Receiver中，由于存在较大的邻道block signal，因此为了保证混频后有用基带信号的信噪比不被恶化，Receiver系统要求本振时钟在200kHz频偏（-16dBc），400kHz频偏（-48dBc），600kHZ频偏（-63dBc），1.6MHz频偏（-73dBc）和3MHz（-80dBc）频偏都有spur的最高值要求。一般ADPLL都满足不了400kHz频偏（-48dBc）和600kHZ频偏（-63dBc）的要求。


PS：其实在ADPLL中还有其他机制会产生Spur，最主要的还是TDC的有限时间量化精度。 现在都在做Sigma Delta TDC，使TDC的量化噪声随机化，从而使Spur变小。已有很多Paper可以满足GSM的spur要求，但工程化产品却很少。

liuchuanfeng14

回复 38# nm2012


   都不好发，ADC要比PLL更难发一些。。。