关于CMOS工艺中BJT差放的问题

challengersy · 发表于 2019-3-10 15:34:35

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本帖最后由 challengersy 于 2019-3-10 15:40 编辑

萌新刚刚接触电路不久，需要做一个BJT运放，我先搭了一个BJT的简单差放，仿真了一下，加好偏置后，分别扫描同相端和反向端的电压（扫描时固定另一个端口的电压），然后发现，扫描同相端电压时，输出曲线正常，但是扫描反相端的电压时，输出曲线有一段突然变得很线性，但是之前仿真CMOS差放时就没有这个问题，请问是怎么回事呢？图贴下面

challengersy · 发表于 2019-3-10 15:43:26

还有一个很诡异的问题，仿真时我发现Q1管子的Ic和Ie相差很多，不应该是比较接近的吗？是因为Ib的影响吗？请大佬赐教

challengersy · 发表于 2019-3-11 08:23:11

我先开始用的是.18的cmos工艺，后来换成了65nm的cmos工艺以后还是有同样的问题，我是不是应该试试拿pnp管做输入呀？😂会不会cmos工艺下的bjt管不适合做差分输入？

challengersy · 发表于 2019-3-11 14:19:08

本帖最后由 challengersy 于 2019-3-11 14:20 编辑

回复 4# JohnHilo
我有点儿明白了:左边npn的集电极电压虽然在扫描vin+时也会下降，但是它要与左上角的pmos栅极保持一致，所以最后就不变了，但是右侧npn的集电极情况就不同了，它会一直下降，直到比vin-低了一个开启电压后导致右侧npn的集电结正偏，使之进而跟随vin-变化。
请问要避免这种情况，是不是要靠设置电源电压和差分对的共模输入电平还有就是扫描电压的范围不要过大？😂

challengersy · 发表于 2019-3-11 19:46:22

回复 6# JohnHilo

明白了，我试试，非常感谢!

challengersy · 发表于 2019-3-15 12:01:19

回复 10# andy2000a

对的，是VNPN，看到文献里有bjt，cmos混用的运放，觉得用bjt运放增益可能比较容易做高，就想试一下。然后发现CMOS下单个bjt管的beta只有20几，并且还会出现集电结导通的问题，就很尴尬，我最后还是用CMOS做了个运放。

challengersy · 发表于 2019-3-15 12:04:54

回复 8# tStone

请问，CMOS下的npn集电极必须接高电平吗？我不太懂。

我之前只仿真过一些CMOS的电路，然后就用bjt照着CMOS的样子搭了个差放，也找过一些bjt运放的电路，直接画出来跑仿真，会出现集电结导通的问题。

challengersy · 发表于 2019-3-15 12:07:41

回复 9# chenxiaoming

嗯嗯，我明白了。请问我还在cmos工艺下仿真过一些已有的bjt运放电路，也出现过同样的问题，是因为工艺不支持导致的吗？

challengersy · 发表于 2019-3-16 13:11:57

回复 14# tStone

明白了，非常感谢！！！

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