急！急！急！sdf的delay和sta的不一样，愁

jake

   

摸摸肉肉 发表于 2020-10-29 06:53
谢谢。但是这些delay应该是信号输入到gate的net delay不是input delay的sdc，总不能要手改sdf把这些net d ...

估计 STA 里多了 clock source latency。 SDF 只能包括 clock network latency。
这种几十个 ps, 应该都在 margin 里。

jake

clock source latency 对内部的寄存器 CK pin 是共同的，reg2reg setup 没影响的。
后仿的 setup violation 是不是 input 到第一级寄存器？ 后仿里把 input 调得早一些，是不是可以过？
感觉 margin 太小