采样保持电路SNR

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频率泄露会导致SNR计算值下降：1、FFT计算需要满足相干采样   2、截取出来的数据需加窗（hanning窗使用较多）

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橙子皮不甜 发表于 2023-4-13 17:33
0Hz的时候在-47dB应该不是正常的是吗？

你是差分的，采样出来的东西不会引入DC共模，0Hz应该很低，至少在-80dB以下

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橙子皮不甜 发表于 2023-4-13 17:07
像我这个最高的是输入信号的频率，后面依次是奇数倍的谐波，应该没有频谱泄露吧，我的输入信号为77*fs/10 ...

按照你后面发的波形图，输入信号的一个周期在0.27us（3.76Mhz）左右和你的77*fs/1024差不多能对上。你的主频点应该是3.76Mhz，而你的频谱上其他的频点的幅度值还能比你的主频点幅度高挺多，泄露导致的可能性是有的，也有可能是电路设计问题导致。
先排除电路设计问题，直接对比输入输出差分信号看采样建立，你可以考虑把输入差分信号和输出差分信号叠在一个窗口里好好对比一下，放大看一下采样跟随状态下，输出差分信号能否正常跟随输入差分信号变化。
同时检查一下，你最后做fft时，fft的采样点都需要采到输出差分信号正常跟随建立的时间点上，不要把reset时刻的值采进去。

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橙子皮不甜 发表于 2023-4-14 16:47
输出差分信号可以跟随输入差分信号，我做fft的点是在保持稳定的时候做的。
...

那就这样，提高FFT点数，根据我给的数据带进去跑一下，然后做频谱：
采样时钟fclk=10Mhz    输入信号fsin=fclk/4096*11（频率不要算出来给，直接公式带入VSIN中）     仿真时长t=420u
fft针对输出差分信号     fft起始时间   X（X找一个波形稳定的时刻）   结束时间    X+4096/10M      采样点数4096       会自动算出采样频率10Mhz      使用hanning窗
把输入输出差分信号（不要单端要差分）和频谱图以及SNR计算结果大图截下来看看

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橙子皮不甜 发表于 2023-4-15 10:51
我看了，还是差不多的，图在审核等会发出来，图中高出来的就是奇次谐波，还是之前问的问题，为什么谐波会 ...

你这个频谱看起来不大方便，建议X轴换成对数轴，然后各个谐波点加个marker，假设你按照我给的设置去做的，那暂且排除是变量设置问题，好好检查一下电路方面吧，我这边按照我给的变量做了一个简单的CMOS全差分采样、复位电路，你可以参考对比一下，细心一点去检查看看。

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橙子皮不甜 发表于 2023-4-14 16:45
之前发的输入信号频率有错，这个是正确的，输入信号是3.76M，但是其他奇次谐波好大，我没明白为什么会这 ...

看起来频点都是对的，差分把偶次谐波抑制了，奇次谐波较大，如果是boost开关的话，时钟馈通和沟道注入也得注意，这个你得仔细去看输出波形在采样结束转为保持时的波形变化，另外从你之前发的波形图来看，输出的建立有点缓，引入的建立误差也可能比较大。你可以参考一下以下这篇文档，希望能对你有所帮助：