如果用到时钟的下降沿会有什么影响？？？

scutlee · 发表于 2024-4-10 10:27:55

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如果用到时钟的下降沿会有什么影响？？？

大部分代码都用上升沿，少量使用下降沿，会对sdc综合STA后端有什么影响啊？？

scutlee · 发表于 2024-4-11 09:46:29

774110102 发表于 2024-4-10 14:33
看要跑到什么频率，以及时序约束是否到位

时序约束跟只用上升沿的有什么不同

scutlee · 发表于 2024-4-11 14:00:26

CHN_LJF 发表于 2024-4-10 15:52
如果要求时钟的占空比为50%左右，上升沿和下降沿都可用

时序约束有什么特别主义的地方？？会不会影响STA？？？

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