关于Verilog里状态机default状态的问题

sharp杨

这样的，当你always里面clk边沿触发的时候，不会产生latch。比如always@(posedge clk)  if(en)  b <= 1'b1;  else  b <= b;//（或者不写）   对应的电路是一个触发器，然后D端口前面有一个二选一选择器，en信号是选择信号；选择器的一个输入连接的是1‘b1，另一个连接的是触发器的输出。这种电路综合的就是个寄存器，不会有latch。如果你用always@(*)  if(en)  b <= 1'b1;然后没有else，就一定会有latch产生。