请问USB PHY 1.1 IO 设计问题

nanke

   

viag 发表于 2022-3-18 19:07
hi ,
还有几个问题想确认一下

凭记忆和理解试着回答一下，很久没看手册了很多都忘了，所以会有错，有空的时候我看下协议再更正回答。
最好对照usb手册、utmi手册、开源的usb代码看下。

现在正在设计USB PHY 1.1 FULL SPEED/LOW SPEED PHY  IO 电路
请问
以LOW SPEED 为例
1. DM上拉1.5Kohm电阻到VCC，那么DM的输出是不是开漏输出即可，不需要PMOS输出驱动管
根据RC，1.5k电阻满足冲电没有问题。
但一般不会这么做，一般会有寄存器控制上下拉电流，以调节slew rate和cross over。

2. 输出RISE/FALL time 75ns-300ns，这个是不是需要slewrate控制，使得输出经过cable 负载后，到达host那端的需求？
对low speed和full speed slewrate不是必须，但要注意slewrate不要太小，或者cross over超出范围以免usb认证不通过，

3. DP/DM 3.3v，通过一个LDO33得到，请问这个LDO33是需要常开还是在某些情况下需要关闭呢？什么情况下需要关闭
usb插拔等会检测dpdm状态，因此dpdm的3.3V是必须的。

4.LOW SPEED  DP/DM 输出阻抗有需求么？ FULL SPEED DP/DM 输出阻抗需要做到29-44ohms之间？我看会串联24ohm，这个24ohm是片外的吗
不需要，但如果有usb2.0则需要；至于为什么，不清楚。所有电阻都可以是片外的。


1. SUSPEND 模式下，DP/DM输出高阻态，这个高阻态是否可以使用OEB=1，关闭输出来设置，而不是受suspend控制。即SUSPEND与OEB 配合使用。
印象中可以，SE属于OEB的一种。

2. OEB=0，即输出模式下时，输入同时也开着有影响吗？即输出到DP/DM的信号又同时通过DPDM经输入通路RCV/VP/VM输入进来了。
同一个模块输入输出同时开着不会有影响，只是功耗高一些。但需要从逻辑上避免将这个信号错误识别为对方发过来的。

3. 请问USB PHY1.1 LOWSPEED下，输出负载200pF~600pF，然后挂上host端的下拉电阻15kohm，是否到达host端的rise/fall time一定要在75ns-300ns之间，如果小于75ns可以吗？因为我发现加延迟分级开启驱动管，需要加比较大的延迟。    如果只是用在键盘上，有必要完全遵守这个延迟吗？
usb认证可以<75ns，为什么推荐>75ns我的理解是为了减小对其它敏感信号的干扰。不是必须的，但最好保留这个功能。
延迟由很多方法，比较省面积的方法是mos电阻+mos电容
除了延迟分级开启外，还可以控制上下拉电流。

4.输出DP/DM的crossover电压在1.3V~2V之间这个怎么理解？设计的驱动输出直接到VDD33及GND了，怎么会在1.3V~2V之间呢。这个是不是可以不用管
usb认证是有这一项的。我的理解是，crossover作为一个指标，说明dpdm是差分的即dp上升的同时dm下降，有利于保证信号质量，以及接收电路的兼容性。

5.当SUSPEND 状态，DP/DM 高阻，此时DP/DM的电压由于device/host存在上下拉电阻，所以会有一个固定电位，从而不会引起输入漏电。所以不用管此种状态下输入的漏电吧？

漏电的阻抗远大于上/下拉电阻。即使有漏电，也能dpdm保证处于协议规定的高低电平范围。

凭记忆和理解试着回答一下，很久没看手册了很多都忘了，所以会有错，有空的时候我看下协议再更正回答。
最好对照usb手册、utmi手册、开源的usb代码看下。

nanke

   

viag 发表于 2022-3-20 17:41
非常感谢。
也基于USB1.1 手册看了，主要担心做出来还是有问题就麻烦了。

不是，是dpdm转换沿的交叉点，也可以理解为dp dm的共模。