采样保持电路中的漏电问题

nanke

楼主的问题描述的不清楚啊，图看不懂，所谓的输出输入节点是啥？哪个是测试的波形哪个是仿真的？？
测试是哪个点？
（1）测试的探头是有阻抗的
是否有考虑
（2）1.8V的out处的PMOS 4*30u/120n ，L取这么小？ 这么大的MOS管是接到pin上的？，ESD画法？
漏电会很大？然后栅级还floating...，floating的mos管怎么工作，除了开关，cgs,cgb,cgd还有版图上的寄生都会漏。。。out的NMOS还是放大器，栅端变化一点点，out。。。。

nanke

   

nanke 发表于 2020-11-19 19:00
楼主的问题描述的不清楚啊，图看不懂，所谓的输出输入节点是啥？哪个是测试的波形哪个是仿真的？？
测试是 ...

不知为啥这么设计，而且还有同一批的人跟你的设计一样？除了功率管更大，没有区别吗？