verilog testbench的问题讨论

我不是三毛

最近学习verilog的时候发现了一个问题希望大家能帮忙解决！1.verilog代码如下：


        reg clk, d;

reg q;


always @(posedge clk) begin

q<=d;

end


initial begin

clk = 0;

forever #20 clk = ~clk;

end

initial begin

d = 0;

#20 d = 1;

#40 d = 0;

#40 d = 1;

#40 d = 0;

#40 d = 1;

#40 d = 0;

#40 d = 1;

#40 d = 0;

#40 d = 1;

#40 d = 0;

#80 $finish;

end

仿真波形：


也就是输入激励和输出是同拍的。

2.如果将上面激励换成非阻塞赋值的话：
                reg clk, d;

reg q;


always @(posedge clk) begin

q<=d;

end


initial begin

clk = 0;

forever #20 clk = ~clk;

end

initial begin

d <= 0;

#20 d <= 1;

#40 d <= 0;

#40 d <= 1;

#40 d <= 0;

#40 d <= 1;

#40 d <= 0;

#40 d <= 1;

#40 d <= 0;

#40 d <= 1;

#40 d <= 0;

#80 $finish;

end

仿真波形：
输入激励和输出是有一拍的延迟。

既然都只有1个D触发器输入的波形都是一样的，为什么输出不一样的呢？

student321

在clk上升沿时d应稳定

gaurson

=是立即赋值的，所以q<=d，能够得到你当前的值；<=是右边表达式同时更新，所以q<=d和其他d<=X，同时更新右边表达式，所以q<=d，只能得到前一拍的值。

我不是三毛

回复 3# gaurson

貌似找到了更合理的解释！http://www.eetop.cn/blog/html/46/553746-51456.html

rosshardware

用＝　的时候，D的值是在CLK上升沿同时生效，因此，Q会在之后生效产生D的当拍有效，因为你的代码没有器件延迟，所以看起来就是D和Q通拍，而用＜＝的时候，D的值是在CLK上升沿之后才生效，因此当拍的上升沿采集不到，是下一个２０ｎｓ的上升沿采集到，所以Q会晚一拍。
第１个时序，如下所示：

时序１　

图话的稍微有点问题，就是D和Q要保持一个时钟周期哈，但是表达的时序意思没有问题

rosshardware

第二时序，如下所示：

　　　　　　　　　＿＿＿＿　　　　　　　＿＿＿＿＿　　　　　　　＿＿＿＿



图中，第一个上升沿本来红色的，第二个上升沿是绿色的，不知道为什么拷贝过来就失色，顺便吐槽一下这个论坛回复框不能直接画图，真是太土了。

wuyi316904

1 module block_nonblock();  2 reg a, b, c, d , e, f ;  
3   
4 // Blocking assignments  
5 initial begin  
6   a = #10 1'b1;// The simulator assigns 1 to a at time 10  
7   b = #20 1'b0;// The simulator assigns 0 to b at time 30  
8   c = #40 1'b1;// The simulator assigns 1 to c at time 70  
9 end
10  
11 // Nonblocking assignments
12 initial begin
13   d <=  #10 1'b1;// The simulator assigns 1 to d at time 10
14   e <=  #20 1'b0;// The simulator assigns 0 to e at time 20
15   f  <=  #40 1'b1;// The simulator assigns 1 to f at time 40
16 end
17   
18 endmodule
阻塞赋值的时候要执行完当前语句再执行下一句。非阻塞赋值可以同时完成。你使用阻塞和非阻塞赋值导致实际赋值时间不同，造成激励不同。