HDL designer

guolehaohao

最近闲来无事，找找高层次综合的资料，结果找到了Mentor的hdl designer这个软件。感觉这个软件功能挺强大的，为什么网上资料数量远没有modelsim多，造成这个问题的原因是国内使用该软件的人少吗？另外做FPGA开发和IC前端开发的有没有必要学习该软件？
  谢谢

wjght13

规则检查痛的多点吧，仿真还是调用的modelsim，编译布局布线等还是调用的altra和xiinx的ise等。

就是外壳程序

Timme

做IC的人少，所以Verilog、SV、TCL的开发环境也像原始人一样，可以理解...

怎样的语言开发环境才是现代的？->参见VS2017。再不济，可以给VS Code写个插件嘛。