[verilog] Verilog语言的编写

petrel87 · 发表于 2016-5-3 15:54:35

也可以用case状态机搞仿顺序执行
   case(i)
1'd0: ......
         i=i+1'b1;
1'd1:.......
         i=i+1'b1;
话说8楼用任务是正解，不然你敲字累半死。提前写好task,每次进入状态机都执行task.语言外观和功能都十分接近c语言的多层for嵌套了

ltshan · 发表于 2016-5-4 08:43:31

回复 40# 甲壳虫
你应该把 addr, wr, rd, indata and outdata定义在端口。自己构造成wr条件根据clk沿来一个个update addr和indata；然后设成rd enable，并根据 addr <= (i,j,k,l)表达式来trigger出outdata值。

其实还有更简单的做法啊，比如
always @ (posedge clk or negedge rst_n)
  if (!rst_n)
   begin
      mem[0] <= xxx;
      mem[1] <= ...;
      ....
      mem[255] <= ___;
   end
else
....

ltshan · 发表于 2016-5-4 08:46:26

else下面就可以直接使用mem
avg <= avg + mem[(i + k) *16 + (j + l)];

甲壳虫 · 发表于 2016-5-4 09:38:48

回复 43# ltshan 昨天试着写了一下后面的，感觉思维混乱，不知道怎样利用RAM里的数据做下面的工作。

甲壳虫 · 发表于 2016-5-4 16:30:17

回复 42# ltshan
我感觉自己写的那个好像已经吧数据给读出来了，但是好像不能做接下来的事情啊。谢谢。

ltshan · 发表于 2016-5-7 22:33:30

回复 45# 甲壳虫
基于双端口RAM，模拟你的应用我写了个简单的代码，功能仿真是没有问题的。

// top level to calulate the below loop with ram
module calculation(
input wire clk,
input wire rst_n,
output wire we,
output wire [7:0] wr_addr,
output wire [7:0] rd_addr,
output wire [7:0] indata,
output wire [7:0] outdata,
output wire [7:0] avg);
cal_expression U1(
.clk(clk),
.rst_n(rst_n),
.we(we),
.outdata(outdata),
.rd_addr(rd_addr),
.avg(avg));
ram_init U2(
.clk(clk),
.rst_n(rst_n),
.we(we),
.indata(indata),
.wr_addr(wr_addr));
ram_dp U3(
.clk(clk),
.rst_n(rst_n),
.rd_addr(rd_addr),
.wr_addr(wr_addr),
.indata(indata),
.we(we),
.outdata(outdata));
endmodule
//for (i = 10; i <20; i++)
// avg += pd[i];
module cal_expression(
input wire clk,
input wire rst_n,
input wire we,
input wire [7:0]outdata,
output reg [7:0] rd_addr,
output reg [7:0] avg);
reg [7:0] cnt;
always @ (posedge clk or negedge rst_n)
if (!rst_n)
rd_addr <= 8'd10;
else if (we == 1'b0 && rd_addr < 19)
rd_addr <= rd_addr + 8'b1;
always @ (posedge clk or negedge rst_n)
if (!rst_n)
begin
avg <= 8'b0;
cnt <= 0;
end
else if (we == 1'b0 && cnt < 11)
begin
avg <= avg + outdata;
cnt <= cnt + 8'b1;
end
endmodule
//write initial values to ram.
module ram_init(
input wire clk,
input wire rst_n,
output reg we,
output reg [7:0] indata,
output reg [7:0] wr_addr);
always @ (posedge clk or negedge rst_n)
if (!rst_n)
indata <= 8'b0;
else if (we && indata < 255)
indata <= indata + 8'b1;
always @ (posedge clk or negedge rst_n)
if (!rst_n)
wr_addr <= 8'b0;
else if (we && wr_addr < 255)
wr_addr <= wr_addr + 8'b1;
always @ (posedge clk or negedge rst_n)
if (!rst_n)
we <= 1'b1;
else if (indata == 255 && wr_addr == 255)
we <= 1'b0;
endmodule
//double port ram module
module ram_dp(
input wire clk,
input wire rst_n,
input wire we,
input wire [7:0] wr_addr,
input wire [7:0] indata,
input wire [7:0] rd_addr,
output reg [7:0] outdata);
reg [7:0]mem[255:0];
always @ (posedge clk or negedge rst_n)
if (!rst_n)
mem[wr_addr] <= 8'b0;
else if (we == 1'b1)
mem[wr_addr] <= indata;
always @ (posedge clk or negedge rst_n)
if (!rst_n)
outdata <= 8'b0;
else if (we == 1'b0)
outdata <= mem[rd_addr];
endmodule

复制代码

jemmyplus · 发表于 2016-5-8 13:21:56

c語言轉成RTL 需要考慮精準度的問題.
很少能直接轉過去.
除非是用現成的軟體去做.
但是一般這樣的軟體也不是任何的C coding style應可以轉過去.

甲壳虫 · 发表于 2016-5-9 09:33:32

回复 46# ltshan
非常感谢您的指点，我想问一下测试代码该怎么去写，有什么技巧吗？一直都比较困惑。

ltshan · 发表于 2016-5-9 16:28:40

回复 48# 甲壳虫

我用的是Quartus来启动一个testbench模板，然后启动modelsim来仿真，最后通过波形看结果。你需要的话可以吧tb发给你

甲壳虫 · 发表于 2016-5-9 17:33:30

回复 49# ltshan

好的，非常感谢

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