饱和加法器Verilog代码

guoyu · 发表于 2008-10-14 17:51:48

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本帖最后由 guoyu 于 2010-9-29 14:21 编辑

功能就是两个有符号数相加，例如16bit（2进制补码表示） + 16bit，输出仍为16bit。如果发生溢出，就将结果置为最大（32767）或最小（-32768）。
Testbench也附在其中。设计采用参数化，便于复用。
希望能对用到此电路的人有所帮助。(2010-9-29修改)

0xffff · 发表于 2008-10-16 09:16:52

好东西
谢谢

icygod · 发表于 2008-10-21 15:20:22

先看看再说

jingchao · 发表于 2009-2-16 01:55:10

想下来看看。

idragon · 发表于 2009-3-9 12:15:47

kkkkkkkkkkkkkkkk

mxmotao · 发表于 2009-3-10 08:45:46

不错，正需要这个，看看

monker0007 · 发表于 2009-3-10 15:22:56

谢谢分享。。。

squall0315 · 发表于 2009-3-23 10:04:51

eetop

moranzzzz · 发表于 2009-4-3 17:22:24

好东西啊，正需要这个

awetman · 发表于 2009-4-24 04:39:04

我先哭会

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