[verilog] Verilog语言的编写

petrel87

也可以用case状态机搞仿顺序执行
      case(i)
    1'd0: ......
             i=i+1'b1;
   1'd1:.......
             i=i+1'b1;
话说8楼用任务是正解，不然你敲字累半死。提前写好task,每次进入状态机都执行task.语言外观和功能都十分接近c语言的多层for嵌套了

ltshan

回复 40# 甲壳虫
你应该把 addr, wr, rd, indata and outdata定义在端口。 自己构造成wr条件根据clk沿来一个个update addr和indata；然后设成rd enable，并根据 addr <= (i,j,k,l)表达式来trigger出outdata值。

其实还有更简单的做法啊，比如
always @ (posedge clk or negedge rst_n)
  if (!rst_n)
      begin
         mem[0] <= xxx;
         mem[1] <= ...;
         ....
         mem[255] <= ___;
     end
   else
    ....

ltshan

else下面就可以直接使用mem
avg <= avg + mem[(i + k) *16 + (j + l)];

甲壳虫

回复 43# ltshan 昨天试着写了一下后面的，感觉思维混乱，不知道怎样利用RAM里的数据做下面的工作。

甲壳虫

回复 42# ltshan
我感觉自己写的那个好像已经吧数据给读出来了，但是好像不能做接下来的事情啊 。谢谢。

ltshan

回复 45# 甲壳虫
基于双端口RAM， 模拟你的应用我写了个简单的代码，功能仿真是没有问题的。

1. // top level to calulate the below loop with ram
   
2. module calculation(
   
3.            input wire clk,
   
4.            input wire rst_n,
   
5.                 output wire we,
   
6.                 output wire [7:0] wr_addr,
   
7.                 output wire [7:0] rd_addr,               
   
8.            output wire [7:0] indata,
   
9.            output wire [7:0] outdata,
   
10.            output wire [7:0] avg);
    
11.        
    
12.         cal_expression U1(
    
13.                            .clk(clk),
    
14.                            .rst_n(rst_n),
    
15.                            .we(we),
    
16.                            .outdata(outdata),
    
17.                            .rd_addr(rd_addr),
    
18.                            .avg(avg));
    
19. 
    
20.         ram_init U2(
    
21.                    .clk(clk),
    
22.                    .rst_n(rst_n),
    
23.                    .we(we),
    
24.                    .indata(indata),
    
25.                    .wr_addr(wr_addr));                       
    
26.                                
    
27.         ram_dp U3(
    
28.                      .clk(clk),
    
29.                    .rst_n(rst_n),
    
30.                    .rd_addr(rd_addr),
    
31.                    .wr_addr(wr_addr),
    
32.                    .indata(indata),                  
    
33.                    .we(we),                                     
    
34.                    .outdata(outdata));                       
    
35. endmodule
    
36. 
    
37. 
    
38. //for (i = 10; i <20; i++)
    
39. //   avg += pd[i];
    
40. module cal_expression(
    
41.            input wire clk,
    
42.            input wire rst_n,
    
43.            input wire we,
    
44.                 input wire [7:0]outdata,
    
45.            output reg [7:0] rd_addr,
    
46.            output reg [7:0] avg);
    
47. 
    
48.         reg [7:0] cnt;
    
49.        
    
50.         always @ (posedge clk or negedge rst_n)
    
51.                 if (!rst_n)
    
52.                         rd_addr <= 8'd10;
    
53.                 else if (we == 1'b0 && rd_addr < 19)
    
54.                         rd_addr <= rd_addr + 8'b1;               
    
55.                
    
56.         always @ (posedge clk or negedge rst_n)
    
57.                 if (!rst_n)
    
58.                         begin
    
59.                                 avg <= 8'b0;
    
60.                                 cnt <= 0;
    
61.                         end
    
62.                 else if (we == 1'b0 && cnt < 11)
    
63.                         begin
    
64.                                 avg <= avg + outdata;       
    
65.                                 cnt <= cnt + 8'b1;
    
66.                         end
    
67. endmodule
    
68.                
    
69. //write initial values to ram.
    
70. module ram_init(
    
71.            input wire clk,
    
72.            input wire rst_n,
    
73.            output reg we,
    
74.            output reg [7:0] indata,       
    
75.            output reg [7:0] wr_addr);   
    
76.                
    
77.         always @ (posedge clk or negedge rst_n)
    
78.                 if (!rst_n)
    
79.                         indata <= 8'b0;
    
80.                 else if (we && indata < 255)
    
81.                         indata <= indata + 8'b1;
    
82.        
    
83.         always @ (posedge clk or negedge rst_n)
    
84.                 if (!rst_n)
    
85.                         wr_addr <= 8'b0;
    
86.                 else if (we && wr_addr < 255)
    
87.                         wr_addr <= wr_addr + 8'b1;
    
88. 
    
89.         always @ (posedge clk or negedge rst_n)
    
90.                 if (!rst_n)
    
91.                         we <= 1'b1;
    
92.                 else if (indata == 255 && wr_addr == 255)
    
93.                         we <= 1'b0;                                               
    
94. endmodule
    
95. 
    
96. //double port ram module
    
97. module ram_dp(
    
98.              input wire clk,
    
99.            input wire rst_n,
    
100.            input wire we,                                     
     
101.            input wire [7:0] wr_addr,
     
102.            input wire [7:0] indata,                  
     
103.            input wire [7:0] rd_addr,
     
104.            output reg [7:0] outdata);
     
105. 
     
106.         reg [7:0]mem[255:0];
     
107.        
     
108.         always @ (posedge clk or negedge rst_n)                  
     
109.                 if (!rst_n)
     
110.                         mem[wr_addr] <= 8'b0;
     
111.                 else if (we == 1'b1)
     
112.                         mem[wr_addr] <= indata;
     
113. 
     
114.         always @ (posedge clk or negedge rst_n)                                     
     
115.                 if (!rst_n)                                
     
116.                         outdata <= 8'b0;                 
     
117.                 else if (we == 1'b0)                       
     
118.                         outdata <= mem[rd_addr];               
     
119. endmodule                       
     

复制代码

jemmyplus

c語言轉成RTL 需要考慮精準度的問題.
很少能直接轉過去.
除非是用現成的軟體去做.
但是一般這樣的軟體也不是任何的C coding style應可以轉過去.

甲壳虫

回复 46# ltshan
非常感谢您的指点，我想问一下测试代码该怎么去写，有什么技巧吗？一直都比较困惑。

ltshan

回复 48# 甲壳虫

我用的是Quartus来启动一个testbench模板，然后启动modelsim来仿真，最后通过波形看结果。   你需要的话可以吧tb发给你

甲壳虫

回复 49# ltshan

好的  ，非常感谢