关于LDO对晶振起振电路的影响

猪儿虫饲养员

各位大佬，小弟最近在研究晶振方向，现在遇到一个难题：
图一是典型皮尔斯起振电路，在理想电源下可以正常起振，PSS仿出来的基波频率300M,与STB仿出来的起振点基本吻合；
问题来了，我加入了LDO（无片外电容）结构如图二，其中运放是一个典型的折叠共源共栅的二级运放，运放内部内部加入了密勒补偿电容。
对LDO环路进行仿真带宽约13M，如图三。
问题来了！！！将LDO与起振电路连仿之后发现仿真起振电路的环路特性，发现跟理想电源完全不一样了，甚至都不是恶化相位噪声的问题了，是直接不起振了。比如说用理想电源在晶振谐振腔附近时增益为5dB，用LDO后在谐振腔附近就只有-15dB了。
但是，如果加上片外ESR大电容（uf级别）就可以让LDO实现基本不影响我的起振电路，有没有什么方式能解决这个问题，小弟跪求！！

猪儿虫饲养员

补充图三

nanke

理想电源在晶振谐振腔附近时增益为5dB，用LDO后在谐振腔附近就只有-15dB了。

这个是300M处的loop gain吗？ 5dB够吗？我仿真24M 晶振是24M处loop gain 20db以上。
加入LDO变差这么多可能是LDO做得糟糕，仿一下LDO全带宽内的输出阻抗。

还有，既然是300M的那应该是给RF用的，我看晶振资料时，说RF用差分的多。

猪儿虫饲养员

nanke 发表于 2024-5-8 11:04
理想电源在晶振谐振腔附近时增益为5dB，用LDO后在谐振腔附近就只有-15dB了。

这个是300M处的loop gain吗？ ...

三个问题：
1.谐振腔处的增益是越大越好吗？我理解是，如果太大的话可能会造成在腔体内其他频率点的如300.0001M,299.9999M这些点的功率反而变大，对相位噪声可能并不太好。所以一般我理解是3dB以上就ok。
2.LDO的全频域范围内的输出阻抗怎么仿真？是从电源灌一个AC电流，然后仿AC吗？
3.差分的起振电路吗？有相关文献能分享一下吗