Veriloga模型不能画版图吧，也没法在Cadence中进行后仿真？

WL8906 · 发表于 2023-10-28 20:26:11

veriloga模型不能画版图吧，也没法在Cadence中进行后仿真？
如果一个spectre电路中结合了Veriloga模型，那这个电路画版图就要把这个Veriloga模型空出来不能画？

Shiroihane · 发表于 2023-10-29 15:20:03

1.可以后仿；2.为什么不分开画呢

王松杰 · 发表于 2023-10-29 23:02:01

可以分开画

WL8906 · 发表于 2023-10-30 09:21:37

Shiroihane 发表于 2023-10-29 15:20
1.可以后仿；2.为什么不分开画呢

好的就是不画veriloga模型，只画其他的实体电路部分吧

WL8906 · 发表于 2023-10-30 09:24:38

王松杰发表于 2023-10-29 23:02
可以分开画

好的就是只画其他的实体电路部分，veriloga模型画不了

王松杰 · 发表于 2023-10-30 09:35:56

WL8906 发表于 2023-10-30 09:24
好的就是只画其他的实体电路部分，veriloga模型画不了

是的，能做前仿，不能做后仿

WL8906 · 发表于 2023-11-2 08:32:01

王松杰发表于 2023-10-30 09:35
是的，能做前仿，不能做后仿

嗯嗯就是没有实体的电路模型

qgbfhl · 发表于 2024-4-24 12:20:02

Shiroihane 发表于 2023-10-29 15:20
1.可以后仿；2.为什么不分开画呢

什么叫分开画？

Shiroihane · 发表于 2024-4-28 10:08:11

qgbfhl 发表于 2024-4-24 12:20
什么叫分开画？

不需要把全部电路都放在一张schematic里，一个电路就做成一个symbol，在顶层直接调用就行。版图也可以只画一个symbol的，顶层再调用连线。

qgbfhl · 发表于 2024-4-28 10:22:28

本帖最后由 qgbfhl 于 2024-4-28 10:25 编辑

Shiroihane 发表于 2024-4-28 10:08
不需要把全部电路都放在一张schematic里，一个电路就做成一个symbol，在顶层直接调用就行。版图也可以只 ...

请教一下，原理图我知道要分symbol画，用veriloga写的电路也是一个symbol，但用veriloga写的模型不是实际电路怎么画版图呢？

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