DC 如何屏蔽掉某些模块的timing violation

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有一个 模块， 在前端DC 时，会报出timing violation，已经拿到后端做hard core，后端表示timing 能收敛
这种情况下，前端DC 就不需要关注这个模块的内部timing 了，但是接口timing 还是需要关注的，所以把这个模块房子chip 级一块综合，但是这个模块报出的timing violation会影响工具的对其他路径的优化，有什么办法可以屏蔽掉这些违例吗
1. 我使用了group_path 的命令 ： group_path -name  AAA -from [ Block/*/Q] -to [Block/*/D]
在时序报告里，仍然可以看到 这个模块的违例， 并且它的分组是按照其时钟 分的， 不存在 AAA 里面， 这是什么原因

2. 我是否可以使用false_path 把里面的违例全部屏蔽掉，到后端再去掉set_false_path 命令， 不清楚这种会不会有问题

3. 各位路过的大佬， 还有其他建议吗

daipeng

降低weight工具即使看到vio 也不会care太多；既然是真path， DC还是不要直接false 掉，否则可能飘到PR收敛不了的程度。

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daipeng 发表于 2021-5-21 14:39
降低weight工具即使看到vio 也不会care太多；既然是真path， DC还是不要直接false 掉，否则可能飘到PR收敛 ...

能说下命令怎么写吗。
我总感觉我设置的group_path 命令有问题。