verilog编程的小问题，求指教！

JINNINE

当信号a为高的时候，将b置为高，之后a变为高或低b都保持为高，直到c为高。

请问上述逻辑如何编程实现呢？求指教！

JINNINE

在设计中使用，不能使用while语句，想了半天没想到如何实现....望大佬指点

Abyss817

module test(
    input   wire    a,
    input   wire    c,

    output  reg     b
);

always @(*) begin
    if(c)
        b = 1'b0;
    else if(a)
        b = 1'b1;
    else
        b = b;
end

endmodule

module test_tb;
reg     a;
reg     c;
wire    b;

initial begin
        a = 0;
        c = 0;
    #10
        a = 1;
    #10
        a = 0;
    #10
        c = 1;
    #100
        $stop;
end

test u_test(
    .a ( a ),
    .c ( c ),
    .b  ( b  )
);

endmodule

JINNINE

Abyss817 发表于 2020-12-31 15:34
module test(
    input   wire    a,
    input   wire    c,

感谢~元旦快乐

Marion_

module my_design(clk, rst, a, c, b);
input clk;
input rst;
input a;
input c;
output b;

wire a;
wire c;
reg b;

always@(posedge clk or negedge rst)
begin
     if(!rst)
          begin
               b <= 0;
          end
          else if(c == 1)
          begin
               b <= 0;
          end
          else if(a == 1)
          begin
               b <= 1;
          end
          else b <= b;
end

endmodule

Marion_

`timescale 1ns/1ps  //时间精度
`define    Clock 20 //时钟周期
module tb();
reg clk;
reg rst;
reg a;
reg c;

wire b;

my_design U_design(
                  .clk(clk),
                  .rst(rst),
                  .a(a),
                  .b(b),
                  .c(c));

initial begin
        clk = 1;
       forever
       #(`Clock/2) clk = ~clk;
end
  
initial begin
      rst = 0; #(`Clock*20);
      rst = 1;
end

initial
begin
       a=0;
       c=0;
       #(`Clock*30)  a=1;
       #(`Clock*10)  a=0;
       #(`Clock*10)  a=0;
       #(`Clock*10)  a=1;
       #(`Clock*40)  c=1;


       #(`Clock*100)    $finish;
end

initial
begin
       $fsdbDumpfile("tb.fsdb");
       $fsdbDumpvars(0,"tb");
end


endmodule      

Marion_

`timescale 1ns/1ps  //时间精度
`define    Clock 20 //时钟周期
module tb();
reg clk;
reg rst;
reg a;
reg c;

wire b;

my_design U_design(
                  .clk(clk),
                  .rst(rst),
                  .a(a),
                  .b(b),
                  .c(c));

initial begin
        clk = 1;
       forever
       #(`Clock/2) clk = ~clk;
end
  
initial begin
      rst = 0; #(`Clock*20);
      rst = 1;
end

initial
begin
       a=0;
       c=0;
       #(`Clock*30)  a=1;
       #(`Clock*10)  a=0;
       #(`Clock*10)  a=0;
       #(`Clock*10)  a=1;
       #(`Clock*40)  c=1;


       #(`Clock*100)    $finish;
end

initial
begin
       $fsdbDumpfile("tb.fsdb");
       $fsdbDumpvars(0,"tb");
end


endmodule      

JINNINE

Marion_ 发表于 2020-12-31 16:46
`timescale 1ns/1ps  //时间精度
`define    Clock 20 //时钟周期
module tb();

感谢

wxqy_anita

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