请教一下，Xilinx 7系列的FPGA，有没有办法做数字CDR？最大接收码率能到1.2G吗？

fzfh1219 · 发表于 2020-10-25 10:21:11

项目中需要接收1.2Gbps的差分码流，7系列的FPGA差分IO收发速率上限是1.25Gbps，理论上码流是能稳定接收的。但是要设计CDR模块，从数据中恢复时钟出来
请问一下，7系fpga有没有办法通过数字CDR模块，稳定接收1.2Gbps数字码流？请大家提供一点思路，非常感谢！！

黑桃ACE · 发表于 2020-10-25 16:42:39

用ISERDES和随路时钟就行了啊，为什么要用数字CDR呢

冲出藩篱 · 发表于 2020-10-25 17:36:02

本帖最后由冲出藩篱于 2020-10-25 17:38 编辑

1.2G，如果是8倍过采样的话，那么需要把transceiver的接收设置为9.6G。
然后8倍过采样后，用bitslip 调相。算法方面文档很多，网上查一下吧。
Xilinx 的SDI在SD mode 下有些开源的代码，不知道你能找到不，祝好运！
不知道上面的建议能否给你一些帮助。

fzfh1219 · 发表于 2020-10-26 15:40:44

黑桃ACE 发表于 2020-10-25 16:42
用ISERDES和随路时钟就行了啊，为什么要用数字CDR呢

我们只是做从设备，设备间的通信协议是有行业标准的。没有单独的随路时钟，时钟是编码到数据里的，所以才必须要做CDR

fzfh1219 · 发表于 2020-10-26 15:44:02

冲出藩篱发表于 2020-10-25 17:36
1.2G，如果是8倍过采样的话，那么需要把transceiver的接收设置为9.6G。
然后8倍过采样后，用bitslip 调相。 ...

您说的是用收发器吧？设备有十几路的信号要接收，这个么多收发器的fpga太贵啦我想用逻辑电路+PLL+LVDS IO来搭，有希望实现吗？

冲出藩篱 · 发表于 2020-10-28 09:51:10

单个link1.2G，理论上是可以的，但前提是同源，你这个又不是。
实现起来基本上是不可能的。
数字CDR的技术核心其实就是过采样技术+算法，使用过采样要完成bit边界的确认。从而恢复出时钟。
你这个本地时钟跑不到过采样的那么高的频率，所以bit边界都定不下来，后面的东西都是白扯了。
不行，没有可能。

冲出藩篱 · 发表于 2020-10-28 09:52:56

可以考虑源同步的方案，数据速率降到600Mx2 + clock.

沃尔曼 · 发表于 2021-9-28 16:58:57

7系列是用不了GTX吧（里面带CDR）？所以你要自己做CDR？

fluxay08 · 发表于 2021-10-14 18:54:49

可以用FPGA做过155M的CDR

[求助] 请教一下，Xilinx 7系列的FPGA，有没有办法做数字CDR？最大接收码率能到1.2G吗？

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