PLL输出频率做FFT底噪谐波比较大是什么原因？

摩卡咖啡

用scope软件计算fft，PLL输出频率是90.3168Mhz，小数分频（整数也有很多谐波），参考频率12Mhz。跑了200us。取了从50us以后的数据作FFT,取了这个时间的最大周期13547个，所以从50us到199.9942us。采样点数是按照频谱能显示到90Mhz以上的频率取得2^n次方。

这到底是我fft做的不对还是pll性能太差了。不知道哪导致的。

摩卡咖啡

输出的频谱能做到除了输出频率其它都很低吗？还是看某个范围的谐波比较小就可以？
http://bbs.eetop.cn/thread-75243-1-1.html
这个帖子，给出的FFT代码，顺便给了一个他的pll数据，做出来的波形也是有一堆谐波，也挺高的，这样对吗？

不知道该怎么看着个波形的好坏

摩卡咖啡

还有一个关于SDM的一直没弄懂的点。


SDM的量化噪声功率谱密度，是怎么得出来的，书上这意思是作FFT吗，这个单位怎么有的是db，有的是db/Hz?

要是作FFT的话，我试过，出来的波形也没有图中这样的量化噪声整形斜率呀。

取得的还是不够多？还是显示的频率范围不够大，还是不应该这么弄？是对哪个地方结果做的计算呢？SDM的输出？三阶是-3到+4波形，作它的FFT?

摩卡咖啡

憋了好久也没搞清楚，基础问题有点多。项目要求做的pll，除了要求某种配置输出相应频率外，没有一点指标要求。我没太大经验，也不知道目前做的这个是好是，一直没办法结束。相位噪声好不容易知道咋仿，但是spectre的pss+pnoise仿真仿出来的数据也不知道该看哪一项，即便凑出个相位噪声波形也判断不了仿的对不对，也不知道该相噪数值算个什么水平因为没有指标参考~，jitter也不知道一般是怎么得出来的
而且一搜相关的PLL芯片，都是几个G的射频芯片，我这个一般工作在110M以下，用在给ADC,DAC提供频率上的。能用来参考吗？

tang66521

就是点数取得不够，比如SDM的那个频谱，24M，我跑了1S，输出结果就是那样子，注意X轴要用对数

摩卡咖啡

tang66521 发表于 2020-8-28 14:51
就是点数取得不够，比如SDM的那个频谱，24M，我跑了1S，输出结果就是那样子，注意X轴要用对数 ...

跑了2s，取点不太确定合不合适，取log坐标确实有那样子啦感谢感谢，这样对不？
还想问下这个到底是看什么？是看底噪比较低时的频率范围以及斜率吗？

tang66521

做这个分析，当然是看SDM的输出噪声经过PLL环路后，对PLL输出相噪和小数杂散的影响了。就是把SDM的输出噪声经过它在PLL 的传输函数，看输出，在你关心处的噪声满不满足要求。
举个具体例子，假设：PLL目标 1M处的相噪要求小于-70dB，且此时1M处的噪声由SDM决定。
现在SDM在1M处的噪声约为-50dB，经过PLL环路后，PLL输出在1MHz的噪若小于-70dB，则该SDM满足设计要求，若大于-70dB，则说明SDM的设计不符合要求。

hehuachangkai

jitter都是子模块数据，然后写传输函数用matlab拟合的

摩卡咖啡

tang66521 发表于 2020-9-2 15:16
做这个分析，当然是看SDM的输出噪声经过PLL环路后，对PLL输出相噪和小数杂散的影响了。就是把SDM的输出噪声 ...

嗯嗯您说的是。那具体做法，其他模块的相噪对输出的影响，我了解到的是通过仿真各个模块，得到相应的噪声曲线，导入matlab，乘以对应的传输函数得到总的相位噪声。您说的这个SDM的相噪应该是如何得到，将SDM和DIV合在一起仿真得到分频器输出的相噪曲线，然后乘DIV的噪声传递函数吗？还是说通过这个FFT的噪声频谱折合到分频器输出在除N.f，再×分频器的传递函数求得？

摩卡咖啡

hehuachangkai 发表于 2020-9-2 15:24
jitter都是子模块数据，然后写传输函数用matlab拟合的

我看的那个教程是求的phase noise，问题就是还没搞清楚到底咋转换成jitter。jitter是相噪在一定频率范围的积分，得到的是RMS的jitter吧，是想办法将拟合出来的总相位噪声做积分就可以吗？

今晚发现个网站，叫jitterlabs  https://www.jitterlabs.com/support/calculators 好像是可以输入相位噪声曲线然后求出Random phase jitter。
不过spectre的pss和pnoise我不太会用，相位噪声仿的老感觉不对