在锁相环环路中提供了一定增益的buffer，怎样判断它的输入负阻不会引起不想要的振荡呢？

kanon0530

工艺是CMOS，VCO就是交叉耦合加LC，分频就是CML那种。
现在是这样，VCO为了不被负载拉走谐振频率，CML分频为了能驱动下级电路，不可避免的要在输出都加一个buffer。
而且为了驱动能力，我们还希望这个buffer有大于1的增益。目前带的都是共源极的结构，漏极加个CPW或者加个Q值比较差的L，希望在目标频率附近与这个点上的电容谐振，提供一些增益。CML buffer增益顶多也就9dB吧，VCO更差前仿也就1dB？

ok现在问题来了，thomas Lee老师讲过，共源极射频放大器的Cgd，会让这个放大器的输入端看进去，在目标的谐振频率之下有负的实阻抗。而且经过仿真，我们会看到超过过了这个谐振频率之后，此放大器的输入实部迅速的变成正的。下图为VCO驱动CML分频器的buffer和此buffer的输入阻抗。相应的CML分频器输入直流偏置和输入管已经放上了不过被波形图盖住了。


所以第一个问题，buffer的负输入实阻抗，会不会引起被buffer的电路的振荡？如果说VCO自己反正要振荡，在buffer负载不太大的情况下也不会被拉跑多少，可以忍受；那么CML分频器这种，理论上不振也凑合行能振更好的电路，会被影响吗？ 我的仿真结果是没有影响，输出幅度和相位噪声、分频工作在各PVT都挺正常的。但不知道用什么理论来解释。
第二个问题，超过了buffer自己负载的谐振频率之后，从buffer的输入看进去我们看到了正的实阻抗。那么对于VCO来说，等于它要补偿的LC谐振环路的Q值更差了。是否会影响VCO的PN、甚至起振？ 经过仿真，如果我特意地把buffer的负载谐振频率往高频调，即让它不要正好在VCO输出频率附近增益最大，会看到相位噪声能改善个3dB。应该算是支持这一理论了。但这样的话能够送给负载，或者驱动下一级的幅度就变小了，很有可能驱动不了分频器。

总之就是两个问题：
1. 锁相环环路中的VCO buffer和分频器buffer有必要追求稳定吗？我看到CMOS的文献中几乎没有人提过，只有一个HBT的文献讲过要考虑buffer的稳定性，请问为什么？
2. VCO buffer怎样权衡增益和对相位噪声的影响？

谢谢！

jiaoda

关注，很好的问题

血荐轩辕HIT

可以考虑下中和电容抵消cgd的影响？

kanon0530

大早上来自顶一下顺便讲讲目前的考虑。

锁相环本身，是针对相位、或者说频率，有一个负反馈的作用是吧。是否可以认为，如果我本来设计这些buffer，让它们的负载谐振在各自的工作频率附近，那么首先，它即便非常不稳定，也不会把被它buffer的电路的输出频率拉走多少？
其次，由于锁相环的负反馈作用，即便拉走了还会再被拉回来？但是如果极端情况，VCO和VCO的buffer都正常，CML分频器也正常，但我CML buffer把输出频率拉走了，那么锁相环环路就会去调节VCO的频率，指望CML分频器的输出频率再回来，那这样岂不就是VCO的输出还是会被拉走？
或者，我们认为，不用锁相环这个大环路，VCO在正常谐振下，以及CML分频在正常的分频工作下，它们自己内部环路的反馈已经很猛烈，输出频率并不会被负载上的负阻和负载电容拉偏（VCO还是要看到这个电容的毕竟直接挂到LC TANK两头）？所以我只要看到VCO的可调频率范围还ok，以及分频器的分频工作正常，就认为可以了？这样想是正确的吗？

kanon0530

血荐轩辕HIT 发表于 2020-8-5 23:24
可以考虑下中和电容抵消cgd的影响？

如果确认buffer的输入负阻会对VCO和分频器有明显影响的话，当然是得想办法给它去掉。
但现在不太确定是否会有影响……

上官轩晖

说一下我的想法，
1.负阻不一定震荡，比如latch,得多极点系统且相位满足相位条件才能震荡
2.震荡还有个要求是dΦ/dω<0，你把Z输入阻抗转换成极坐标的形式看看相角是不是满足条件？
其实，最简单的方法，给Buffer一个输入直流偏置看下tran仿真有没有震荡不就好了
如果Buffer震荡的话，相当于LCVCO和Buffer两个振荡器的相互耦合，LCVCO到Buffer注入的能量应该要大一些，所以会像CML分频器一样发生注入锁定现象吧。

关于增益和噪声的问题，我觉得不应该把Buffer的输入阻抗当成影响谐振腔设计的主要因素吧。buffer的增益尽可能高可以降低buffer噪声对整体相位噪声的贡献。理想情况下,buffer的输出是一个边沿极其陡峭的方波。期待其他高人的分析。

kanon0530

上官轩晖 发表于 2020-8-6 11:26
说一下我的想法，
1.负阻不一定震荡，比如latch,得多极点系统且相位满足相位条件才能震荡
2.震荡还有个要求 ...

不是太懂您说的输入阻抗用极坐标表示怎么画图，我这边的ADE工具只有s参数有极坐标选项。
您的意思是不是，如果我这个buffer要振荡，它应该在某个点上，S11有单位幅值和dphi/dw=0的情况？

如果是，我看了一下，在某个频点上，的确是有dphi/dw为0，但这个点上S11的幅值小于1.但也很接近了，0.928左右。
下图上方两条曲线分别是S11的幅值和相位，下图是S11的相位对仿真频率做个导数。

而且S11的幅值在偏低一点的频率上就会等于1了，毕竟如果我让buffer的负载谐振在VCO的可调范围内的话，这也是很可以理解的。

kanon0530

上官轩晖 发表于 2020-8-6 11:26
说一下我的想法，
1.负阻不一定震荡，比如latch,得多极点系统且相位满足相位条件才能震荡
2.震荡还有个要求 ...

再就是关于给buffer加个dc输入，看它自己会不会振荡的问题。
这个我也做了，是不会的。

上图上面是给的dc输入，下面是buffer的输出，开始有一点振荡是因为我特意给了一个initial 0.

不过话又说回来，这只能说明buffer在输入接特定阻抗Rs=0时不会振荡，并不能说它输入接任何阻抗都不会振荡吧？VCO的输出阻抗我记得还是随幅度变化的。

如果说VCO对buffer的影响应该远大于buffer反过来对VCO的影响的话，我也是比较倾向于这个方面，但就是找不到理论支持。如果做全corner的tran， 看到VCO还是可以随着Vctrl变化振荡频率，是不是就可以说明buffer不会拉着它走了？CML分频器就是分频工作正常就ok？

至于您认为buffer的增益应该最够大来输出矩形波，这个就有点难了毕竟频率以及接近40G了，增益增不上去，靠堆管子来加增益就会缩小VCO的可调频率范围了。

上官轩晖

kanon0530 发表于 2020-8-6 14:46
不是太懂您说的输入阻抗用极坐标表示怎么画图，我这边的ADE工具只有s参数有极坐标选项。
您的意思是不是 ...

振荡器在小信号分析时候，震荡的情况不就是相当于一个实部为负阻，虚部为0的阻抗。用cadence的calculator计算，如果在这个可能震荡频点，阻抗的相角arctan(real(Z11)/imag(11))<0,说明在这个局部区域可以等效为一个LC电感模型，自然buffer也就会起振。我说理想方波其实就是想表达，buffer的过零点斜率要比VCO输出的过零点陡峭。

对于分布式的，不应该仿真Kf看稳定性吗？

kanon0530

上官轩晖 发表于 2020-8-7 10:49
振荡器在小信号分析时候，震荡的情况不就是相当于一个实部为负阻，虚部为0的阻抗。用cadence的calculator ...

关于输入阻抗我又去看了一下，下图上方是buffer的输入阻抗实部，下方是atan（real（Z11）/imag(Z11)）。


两条横向mark线都是水平为0的。可以看到buffer输入阻抗实部在较低频率为负，但这时atan（real（Z11）/imag(Z11)）为正，经过36G左右的点之后，输入阻抗变成正的，但atan（real（Z11）/imag(Z11)）变负。
这说明不符合振荡条件吗？还是正好处于振荡的边缘？

buffer需要提供一定的增益我大概是理解的，但就像上图一样，过了buffer自己负载的谐振点之后，buffer的输入阻抗会变成正的，等于VCO core的两端各挂上一个Q值不咋地的电容，有可能虽然buffer的输出摆率变大了但VCO core的PN反而被提起来了。
像我在这个帖子里发的现象一样，http://bbs.eetop.cn/thread-881152-1-1.html  CML分频器的输入偏置电容电阻上升提高了VCO buffer在谐振点附近的增益，但会使VCO buffer的输入实阻抗变得更正，等于降低VCO core看到的LC Q值，pnoise反而下降。

至于分布，首先我也不太清楚这算分布电路吗？虽然里头有cpw，但PDK给的是一个tline的模型，用长度宽度来算；有源器件都集中在一起，在版图上是一个很小的部分。其次也不太清楚为什么分布电路要看Kf。