CML分频器的隔直电容和直流偏置电阻，影响到了VCO的相位噪声，这种现象是正常的吗？

kanon0530

大噶好，我又遇到了新的问题。CML分频器和VCO的输出buffer连接起来之后，发现了一个问题。如果我用比较大的隔直电容和直流偏置电阻来给CML设置直流输入点，那么就会明显看到VCO的相位噪声频谱上出现了一个膝盖，在几十k左右的频率上突然鼓起，然后再下降，那么大家一般比较关心的1MHz上的相位噪声当然会大幅增加，大概能增个二十dB吧。
如果去看noise summary 就看到仿真器认为CML的一个输入管上的电感和隔直电容上的一个电感提供了大部分噪声。

但这时候也有好处，就是因为负载不重，给到CML输入端的信号够大，使得CML能比较顺利覆盖VCO的输出频率。上图可见输出Vpp已经接近2xVDD了。


如果我将隔直电容和直流偏置电阻都减小，大概减小到电容140f，电阻100欧姆，那么会发现VCO相位噪声上的膝盖不见了。但这时由于给VCO的buffer造成了较重的负载，会看到给到CML分频器的幅度降低了，可能在125等corner下不能顺利分频。下图的CML输入Vpp掉到了1/3左右，在125度下已经不能分频了。


可以确定的是应该跟PDK的电容和电阻没有关系，因为我换了理想电容电阻也还是有这样的现象。下图是仿真电路，左边是VCO core，中间分别是给PAD的buffer和给CML的buffer，最右边用两个接地的nmos来代表CML的输入负载。换真的工作的CML来接也是一样，VCO的PN会被CML输入的电容和电阻拉动。


所以这里我想问的是，CML的隔直和偏置影响了VCO的相位噪声，出现这种膝盖或者鼓包的的现象，是合理的吗？怎样才能在不影响VCO相位噪声的情况下给CML足够的驱动幅度呢？
我这里暂时怀疑是单级buffer的隔离不足，考虑在VCO core 后边加一级buffer，再分别接PAD buffer和 CML buffer，但不太确定方向是否正确。

kanon0530

来自顶一下~

kanon0530

刚才我试了一下，拿理想的电感替换掉电磁仿真出来的模型，Q值设置为150，就发现那个膝盖没了。但想要做Q值150的电感应该是不可能的 Q值降到100都不行，妈的。
这里特别奇怪的就是仿真器认为只有一个CML的输入管的噪声贡献特别大，另外一个它就不管了。

kanon0530

今天我又加了一个buffer，构成一个VCO+缓冲buffer+PAD buffer和 CML buffer的结构。但还是看到PN上有膝盖。

鉴于电感的R值可以用更高的负阻来补掉，所以考虑提升nmos管的跨导
而且我在做VCO的时候曾经为了让Cvar能有更好的Cmax/Cmin,特意降低了VCO的电源电压，使VC>AVDD_VCO, 这样VC就能扫到Cvar比较大的一个电容变化，大概有1.4倍，如果直接用1.2V AVDD_VCO,那么VC在0-1.2变化范围内，只能扫到Cvar1.2倍的变化。anyway，总之提升nmos的跨导很容易，把AVDD_VCO再提到1.2就可以了。
这么搞下来之后发现，挂上buffer之后，PN还是会上升一些，但只损失了2-3dB，比以前那种一掉20dB的强太多。
但1.2倍的Cvar变化范围，基本就等于说sqrt（1.2）以下的tuning range，而且这工艺mos寄生电容都100f200f，估计还能缩一半，最后能给我剩5%的TR就够呛。 用比较低的AVDD_VCO时，起码能有个接近10%的TR。妈的。

当然如果我把charge pump的VDD拉高，那么VC还是有戏变得高于AVDD_VCO的，从而拓展一些TR，charge PUMP自己里面的cascode也好做. 但也不知道Cvar器件工作在这种情况下是不是会寿命变短。

kanon0530

提升跨导的思路应该是对的。
如果我还是在较低的电源下做VCO，那么也可以靠增加nmos的尺寸来降低挂上buffer之后的PN。
而且在某些比较慢的corner下，随着nmos尺寸的增加，就会逐渐的出现不震荡-PN差-PN稍好的情况。
所以我是不是可以认为，buffer的负载改变了buffer的输入阻抗。让VCO看到的阻抗也发生了变化，如果本来VCO自己的起振条件就有点苛刻，那PN凸起就说明它快不振了……？

zihanzhao

你的问题有解决吗?我有一个CML的问题想跟你讨论一下

lzicd

cml上的电阻电容值是如何确定的呢

我不是在笑

我觉得不会是loading的原因，这样的pn是vco内部的原因

ran1234

VCO 输出负载评估一下；