vivado 时序分析求助

关寸舟 · 发表于 2020-5-29 00:34:05

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本帖最后由关寸舟于 2020-5-30 00:54 编辑

各位前辈们，小弟初学FPGA有不懂的地方求教。
分析时序的时候加了100MHz的时序约束，但是timing report的slack和requirement还是显示无穷大，按理说requirement应该是10啊

器件是：xc7a35tftg256-2

请大神们不吝赐教
---------------------------再加张图，clock_reports如下：
Clock Report

Attributes
  P: Propagated
  G: Generated
  A: Auto-derived
  R: Renamed
  V: Virtual
  I: Inverted
  S: Pin phase-shifted with Latency mode

Clock  Period(ns)  Waveform(ns) Attributes  Sources
clk1 10.000    {0.000 5.000}  P          {clk}

====================================================
Generated Clocks
====================================================

====================================================
User Uncertainty
====================================================

====================================================
User Jitter
====================================================

abeey · 发表于 2020-5-29 07:59:13

你的问题是啥？为啥显示无限大？

关寸舟 · 发表于 2020-5-29 10:17:57

abeey 发表于 2020-5-29 07:59
你的问题是啥？为啥显示无限大？

是的，按理说加了时钟约束requirement和slack应该是有限的值啊

omnik · 发表于 2020-5-29 21:53:02

cbpr good

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