内容简述：
CMOS工艺集成电路中电源、地、输入和输出管脚可能会遭受各种浪涌信号和ESD静电脉冲信号，它们构成多种触发方式，各种触发方式都可能产生衬底电流，只要这些衬底电流足够大，都有可能触发寄生NPN和PNPN结构，并导致闩锁效应。
本章侧重介绍闩锁效应的触发分类和触发方式。
第四章：闩锁效应的物理分析------------------------------------
4.1闩锁效应的触发机理分类-------------------------------------（不发布）
4.1.1 NW旁路电流触发---------------------------------------（不发布）
4.1.2 PW旁路电流触发----------------------------------------（不发布）
4.1.3 NW和PW旁路电流同时触发 ------------------------------（不发布）
4.2闩锁效应的触发方式-----------------------------------------
4.2.1输出或者输入管脚的浪涌信号引起PN结导通 ---------------
4.2.2电源管脚的浪涌信号引起击穿或者穿通--------------------
4.2.3电源上电顺序引起的闩锁效应----------------------------
4.2.4寄生场区效应晶体管------------------------------------
4.2.5光生电流----------------------------------------------
4.2.6 NMOS热载流子注入-------------------------------------
4.3小结-------------------------------------------------------
4.2闩锁效应的触发方式[1]
图4-5所示的是带有电源、地、输入和输出管脚的电路简图，这些管脚会遭受各种各样的瞬态激励或者ESD静电脉冲，导致相应的电路被导通或者击穿，从而产生瞬态电流，如果这些瞬态电流足够大，有可能触发CMOS工艺集成电路的寄生NPN或者寄生PNPN结构的闩锁效应。例如浪涌信号出现在输出或者输入管脚，就可能导通寄生PN结，产生瞬态电流。或者浪涌信号出现在电源管脚导致NW和PW之间的PN结雪崩击穿、NW到NMOS n+有源区的穿通、漏极雪崩击穿等，都会产生瞬态电流。
图4-5 带有电源、地、输入和输出管脚的电路简图
4.2.1输出或者输入管脚的浪涌信号引起PN结导通
输出管脚信号的上冲/下冲
图4-5所示输出管脚是用ESD P/NMOS做ESD保护的，当输出管脚的瞬态电压突然下冲，并比连接到PW电压VSS低0.6V时，连接输出管脚的NMOS漏极n+有源区与PW之间的PN结正偏，也就是寄生NPN发射结正偏，寄生NPN导通，NMOS漏极n+有源区将电子注入到PW衬底中，电子在PW衬底中是少子，依据双极型晶体管原理，这些注入的电子有一部分会与空穴复合，有一部分会扩散到PW与NW之间反偏PN结边界附近，这部分电子会被加载在PW与NW之间的强电场加速进入集电区，最后被集电区收集，也就是被NW收集，形成In电流，该电流会在NW衬底的等效电阻Rn上形成欧姆压降In*Rn，如果In*Rn>0.6V，PMOS源极p+有源区与NW之间的PN结正偏，也就是寄生PNP的发射结正偏，寄生PNP导通，此时PNP和NPN同时导通，PNPN结构形成低阻通路，并发生闩锁效应。图4-6所示的是输出管脚NMOS漏极n+有源区将电子注入到PW衬底。
图4-7所示的是输出管脚信号的下冲引起“输出”闩锁和“主”闩锁。“输出”闩锁是在瞬态激励出现时被触发，触发引起的低阻通路可能产生瞬间大电流，并烧毁芯片，而瞬态激励消失后，“输出”闩锁也消失。“主”闩锁是在瞬态激励出现时被触发，触发引起的低阻通路也会产生瞬间大电流，并烧毁芯片，如果瞬态激励消失后，“主”闩锁也消失，那么“主”闩锁不具有自持能力，如果瞬态激励消失后，“主”闩锁依然存在，那么“主”闩锁具有自持能力。
图4-6输出管脚NMOS漏极n+有源区将电子注入到PW衬底
图4-7输出管脚信号的下冲引起“输出”闩锁和“主”闩锁
与输出管脚的瞬态电压突然下冲类似，当输出管脚的瞬态电压突然上升，并比NW电压高0.6V时，连接输出管脚的PMOS漏极p+有源区与NW之间的PN结正偏，也就是寄生PNP发射结正偏，寄生PNP导通，PMOS漏极p+有源区将空穴注入到NW衬底中，空穴在NW衬底中是少子，依据双极型晶体管原理，这些注入的空穴有一部分会与电子复合，有一部分会扩散到PW与NW之间反偏PN结边界附近，这部分空穴会被加载在PW与NW之间的强电场加速进入集电区，最后被集电区收集，也就是被PW收集，形成Ip电流，该电流会在PW衬底的等效电阻Rp上形成欧姆压降Ip*Rp，如果Ip*Rp>0.6V，连接输出管脚的NMOS源极n+有源区与PW之间的PN结正偏，也就是寄生NPN的发射结正偏，寄生NPN导通，此时PNP和NPN同时导通，PNPN结构形成低阻通路，并发生闩锁效应。图4-8所示的是输出管脚PMOS漏极p+有源区将空穴注入到NW衬底。
输出管脚信号的上冲也会引起“输出”闩锁和“主”闩锁，图4-9所示的是输出管脚信号的下冲引起的“输出”闩锁和“主”闩锁。
图4-8输出管脚PMOS漏极p+有源区将空穴注入到NW衬底
图4-9输出管脚信号的上冲引起“输出”闩锁和“主”闩锁
输入管脚信号的上冲/下冲
图4-5所示输入管脚是用ESD P/N-diode做ESD保护的，当输入管脚的瞬态电压突然下冲，并比连接到PW电压VSS低0.6V时，连接输出管脚的ESD N-diode导通，由ESD N-diode与NW形成的寄生NPN导通，N-diode将电子注入到PW衬底中，电子在PW衬底中是少子，依据双极型晶体管原理，这些注入的电子有一部分会与空穴复合，有一部分会扩散到PW与NW之间反偏PN结边界附近，这部分电子会被加载在PW与NW之间的强电场加速进入集电区，最后被集电区收集，也就是被NW收集，形成In电流，该电流会在NW衬底的等效电阻Rn上形成欧姆压降In*Rn，如果In*Rn>0.6V，连接输入管脚的PMOS源极p+有源区与NW之间的PN结正偏，也就是寄生PNP的发射结正偏，寄生PNP导通，此时PNP和NPN同时导通，PNPN结构形成低阻通路，并发生闩锁效应。图4-10所示的是输入管脚N-diode将电子注入到PW衬底。
图4-10 输入管脚N-diode将电子注入到衬底
与输入管脚的瞬态电压突然下冲类似，当输入管脚的瞬态电压突然上升，并比NW电压高0.6V时，连接输出管脚的P-diode导通，由ESD P-diode与PW形成的寄生PNP导通，P-diode将空穴注入到NW衬底中，空穴在NW衬底中是少子，依据双极型晶体管原理，这些注入的空穴有一部分会与电子复合，有一部分会扩散到PW与NW之间反偏PN结边界附近，这部分空穴会被加载在PW与NW之间的强电场加速进入集电区，最后被集电区收集，也就是被PW收集，形成Ip电流，该电流会在PW衬底的等效电阻Rp上形成欧姆压降Ip*Rp，如果Ip*Rp>0.6V，连接输入管脚的NMOS源极n+有源区与PW之间的PN结正偏，也就是寄生NPN的发射结正偏，寄生NPN导通，此时PNP和NPN同时导通，PNPN结构形成低阻通路，并发生闩锁效应。图4-11所示的是输入管脚P-diode将空穴注入到NW衬底。
图4-11 输入管脚P-diode将空穴注入到NW衬底
4.2.2电源管脚的浪涌信号引起击穿或者穿通
NW和PW之间的PN结雪崩击穿
对于CMOS工艺集成电路，正常情况下电源电压全部都加载在NW和PW之间反偏的PN结上，如果电源管脚出现瞬间很大的浪涌信号，有可能引起该PN结雪崩击穿，产生的电流同时流过NW和PW的两个等效旁路电阻，形成正反馈，如果正反馈电压Ip*Rp >0.6V和In*Rn >0.6V，那么寄生NPN和PNP会同时导通，并形成闩锁效应。图4-12所示的是NW和PW之间的PN结雪崩击穿。
参考文献：
[1] CMOS技术中的闩锁效应 — 问题及其解决方法（美）R.R.特劳特曼（R.R.Troutman）著；嵇光大，卢文豪译 科学出版社
《CMOS集成电路闩锁效应》内容简介：本书以实际应用为出发点，通过具体案例和大量彩色图片对CMOS集成电路设计与制造中存在的闩锁效应（Latch-Up）问题进行了详细介绍与分析。在介绍CMOS集成电路寄生效应的基础上先后对闩锁效应的原理、触发方式、测试方法、定性分析、改善措施和设计规则进行了详细讲解。随后给出了工程实例分析和寄生器件的ESD应用。为读者提供了一套理论与工程实践相结合的闩锁效应测试和改善方法，
本书面向从事微电子、半导体与集成电路行业的朋友，旨在给业内人士提供简单易懂并且与实际应用相结合的图书，同时也适合相关专业的本科生和研究生阅读。
《CMOS集成电路闩锁效应》作者简介：温德通，资深ESD设计工程师。毕业于西安电子科技大学微电子学院，曾供职于中芯国际集成电路制造（上海）有限公司，负责工艺制程整合方面的工作；后加入晶门科技（深圳）有限公司，负责集成电路工艺制程、器件、闩锁效应和ESD电路设计等方面的工作；目前就职于一家全球领先的集成电路设计公司，负责闩锁效应和ESD电路设计等方面的工作。出版作品《集成电路制造工艺与工程应用》和《CMOS集成电路闩锁效应》。
/1 
eetop公众号
创芯大讲堂
创芯人才网
发表于 2020-4-7 10:22:02
