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RISC V processor Partial Instruction Set Implementation in Ver

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发表于 2019-10-12 20:46:11 | 显示全部楼层 |阅读模式

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The RISC V Processor with 5 staged pipelined Architecture with ISA 12types of instructions like Integer, Load Store, Branch Instructions, etc.  This implementation Included Various Hazards solved like Data and Control hazards solved with Forwarding and 2 bit Dynamic Branch Prediction. This processor is tested using Selection sort and linear search dumped into Instruction Memory with respective Assembly programs



RISC_V..tar

78 KB, 下载次数: 45 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Verilog Codes

发表于 2019-10-13 22:41:02 | 显示全部楼层
公版呗?
发表于 2020-3-10 13:04:38 | 显示全部楼层
啥解释都没有:@:@:@
发表于 2020-3-10 13:25:14 | 显示全部楼层
thanks for sharing
发表于 2020-3-14 21:39:47 | 显示全部楼层
Thank you!
发表于 2020-3-16 10:26:10 | 显示全部楼层
自己写的么?还是哪里的?
 楼主| 发表于 2020-10-4 08:14:48 | 显示全部楼层


xmbonny 发表于 2020-3-16 10:26
自己写的么?还是哪里的?


I wrote it myself
发表于 2020-10-4 08:48:05 | 显示全部楼层
感谢
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