verilog port 问题

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楼主正在写一个ahb2apb 桥，其中顶层的port list，要有最大32组的apb slave端口，
现要求硬件可以配置slave 的个数， 楼主使用define 的方式，定义每一个slave 的port list
但发现需要定义32 个define 才行，代码写起来特别乱
请教各位，这种情况有什么好的方法来定义端口

A1985

贴代码~~

iknowzxc

parameter写个二维数组不就行了？

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A1985 发表于 2019-10-10 17:09
贴代码~~

我的写法如下：但感觉 定义这么多define 太麻烦了
`ifdef SLAVE00
       input        [APB_DATA_WIDTH-1:0]    ps00_prdata,
       input                                ps00_pready,
       input                                ps00_pslverr,
       output logic                         ps00_psel,
`endif
`ifdef SLAVE01
       input        [APB_DATA_WIDTH-1:0]    ps01_prdata,
       input                                ps01_pready,
       input                                ps01_pslverr,
       output logic                         ps01_psel,
`endif
`ifdef SLAVE02

       input        [APB_DATA_WIDTH-1:0]    ps02_prdata,
       input                                ps02_pready,
       input                                ps02_pslverr,
       output logic                         ps02_psel,
`endif
`ifdef SLAVE03

       input        [APB_DATA_WIDTH-1:0]    ps03_prdata,
       input                                ps03_pready,
       input                                ps03_pslverr,
       output logic                         ps03_psel,
`endif

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iknowzxc 发表于 2019-10-10 19:07
parameter写个二维数组不就行了？

我明白您说的parameter 的数组， 但不明白您怎么用这个parameter 简化的设计，能否举个例子

A1985

verilog没那么智能，在用宏替代~

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A1985 发表于 2019-10-11 12:21
verilog没那么智能，在用宏替代~

您说的用宏代替，和我写的有区别吗， 我那种写法感觉太反锁了，代码可读性非常差

iknowzxc

module xxxx
#（
parameter SLV_NUM = 3
） （

       input        [APB_DATA_WIDTH-1:0]    prdata[0:SLV_NUM-1],
       input                               pready[0:SLV_NUM-1],
       input                                pslverr[0:SLV_NUM-1],
       output logic                         psel[0:SLV_NUM-1],
）

gaurson

我见过的设计，基本就是你这种写的，ifdef或者宏

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iknowzxc 发表于 2019-10-11 14:38
module xxxx
#（
parameter SLV_NUM = 3

您这种写法，看起来是简洁多了，但是我有个疑问， 您上层例化的时候，要用generate ？