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[讨论] top clock

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发表于 2019-9-20 12:22:44 | 显示全部楼层 |阅读模式

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现在准备做后端top,想学习一下整个top的时钟架构,但是发现直接看rtl比较复杂繁琐,理不清楚clock, reset等;大家有没有好的建议
发表于 2019-9-20 14:55:53 | 显示全部楼层
verdi crg tree parser之类的eda tool
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发表于 2019-9-24 10:03:38 | 显示全部楼层
先看看项目的时钟框图, top 时钟的实现主要有这几个方面。

1. PLL 时钟的定义,分频。
2. PLL bypass 时 使用 外部晶振或者内部RC 时钟
3. clock switch 进行 多时钟源时的 时钟切换。
4. 后续各个子时钟的clock didiver/clock switch。
5. clock gating,有hardware控制和software控制的。。
6. 各个子时钟的 test mux.

注意 clock  divider 有 register based 和 cg based 两种。。。时钟定义会有所不同?
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 楼主| 发表于 2019-9-24 14:23:10 | 显示全部楼层


   
A1985 发表于 2019-9-20 14:55
verdi crg tree parser之类的eda tool


目前在用verdi在看
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 楼主| 发表于 2019-9-24 14:24:03 | 显示全部楼层


   
y23angchen 发表于 2019-9-24 10:03
先看看项目的时钟框图, top 时钟的实现主要有这几个方面。

1. PLL 时钟的定义,分频。


哇,很详细,感谢感谢,目前就是缺少大牛指点
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