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电子实例资料:如何改善测量精度 | 有奖:300信元+15个小米电动牙刷
查看: 329|回复: 2

[求助] verilog的敏感信号列表疑问

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发表于 2019-8-2 11:03:19 | 显示全部楼层 |阅读模式

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下面的代码中,第一个always块的敏感信号列表为何没有state和x1?module fsm (clk, reset, x1, outp);
        input        clk, reset, x1;
        output       outp;
        reg          outp;
        reg    [1:0] state;
        parameter s1 = 2’b00; parameter s2 = 2’b01;
        parameter s3 = 2’b10; parameter s4 = 2’b11;
        always @(posedge clk or posedge reset)
        begin
           if (reset)
              state <= s1;
           else begin
              case (state)
                 s1: if (x1 == 1’b1)
                        state <= s2;
                     else
                        state <= s3;
                 s2: state <= s4;
                 s3: state <= s4;
                 s4: state <= s1;
              endcase
           end
        end
        always @(state) begin
           case (state)
              s1: outp = 1’b1;
              s2: outp = 1’b1;
              s3: outp = 1’b0;
              s4: outp = 1’b0;
           endcase
        end
        endmodule

发表于 2019-8-2 12:16:14 | 显示全部楼层

第一个always描述时序逻辑。在时序逻辑中,D寄存器值在clk和reset的边沿处发生变化,所以敏感列表里面只有clk和reset。
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 楼主| 发表于 2019-8-2 13:13:05 | 显示全部楼层
非常感谢!
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