SERDES发送端 封装寄生电感大问题

wpbuaa

celibate 发表于 2019-3-21 19:44
我觉得你分析的封装模型接法比较靠谱，下午加了个硕博论文中的传输线模型R=300m，L=5n，C=2p，并按你说的 ...

你看一下这个论文里的图
https://ieeexplore.ieee.org/document/7061117/citations#citations

这个是当时我们最开始没经验时候做的，四点多GBPS都有均衡了


不要在意这是个特别特别水的论文。

MagicSnow

楼主你好，可以分享一些cml链设计的文章吗？头一次设计这类电路，感觉一头雾水。。。

analog123

一般tx都有de-emphasis, 比如usb3.0，3.1

celibate

wpbuaa 发表于 2019-3-22 09:19
我觉得你应该确定一下怎么测试，如果走pcb版的话还是要加均衡的吧，pcb走线还是会衰减的，探针台可能好点 ...

太巧了，之前还想找你们组问问题呢，久仰久仰。我这边也是第一次做，结构用的也都是经典结构。现在在考虑测试问题，由于没有做接收端，单测量发射端，我想的是先探针测一下较为理想的发送端眼图。再PCB板上示波器测，要做这个得要设计PCB信道的几何参数，提取S参数，再导到cadence里面去仿真。不知这样和我现在看到的眼图能差多少。
希望可以进一步交流：437199856@qq.com  

celibate

MagicSnow 发表于 2019-3-22 10:41
楼主你好，可以分享一些cml链设计的文章吗？头一次设计这类电路，感觉一头雾水。。。 ...

其实我们这边也是第一次做，建议先去找国内硕博论文，上手比较快点。

wpbuaa

celibate 发表于 2019-3-23 17:09
太巧了，之前还想找你们组问问题呢，久仰久仰。我这边也是第一次做，结构用的也都是经典结构。现在在考虑 ...

这个我知道的也不多。当时我们做很高速的时候，一开始我同学均衡是用rlc电路搭的，仿真ac看衰减是否合适，然后调整参数改变衰减到合适的值，后来是在pcb上画了不同长度的信道，用仪器测试s参数然后导入到cadence中仿真。这个过程我也不了解，只是知道。然后10gbps我记得不加均衡眼图过pcb也没闭合，打开均衡变大了。可能我们做的板上衰减不太大。具体你可以仿真看看，我也记不清楚。保险期间我觉得还是加上均衡，测试的时候还可以把均衡关了对比一下。

我对均衡不了解。。。没做过。毕业之后也没做serdes相关的

celibate

wpbuaa 发表于 2019-3-23 22:21
这个我知道的也不多。当时我们做很高速的时候，一开始我同学均衡是用rlc电路搭的，仿真ac看衰减是否合适 ...

是的，现在很多仿传输线的都是导S参数的，后面准备先设计PCB信道，提取S参数再进行仿真。目前在电路部分，还有个奇怪的问题。现象是：最后一级输出的差分信号，信号中点不在0V处，也就是眼图中线不在0V。而且这个随corner、温度不同。有时在0V，有时100mV等。
检查了CML电路，输入输出电压也能够正常打开关闭差分对管，也没有使 电流源 和 差分对管 处于线性区。  为何输入信号打开管子时，输出信号下不来，关闭管子时，输出信号达不到VDD？

celibate

不加AC耦合电容 （100n） ，差分输出是在0V，但带不动负载，摆幅只有100mV不到，

shifeishazi

ac couple电容要先充电，仿真时间长点会稳定

celibate

shifeishazi 发表于 2019-3-26 15:38
ac couple电容要先充电，仿真时间长点会稳定

层主正解。   下午用小电容1p尝试了下，确实差分信号中点回到中点，电容稍大时，经过一段时间即可以回到中点。