LVS问题，如何滤掉电路图中的电流表

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回复 20# 110006

report里面有显示的，但是转出的cdl里面vdc不存在所以不生效，所以我才新开了个帖子讨论如何控制这些仿真用的激励如何保留在cdl中

110006

刚calibre lvs,确实没找到设置，我说的方法是assura,我再研究研究。

埃杜阿多

每次都是让designer改线路

qmx123130

谢谢楼主分享

No-one

账户已登录 发表于 2018-12-14 15:33
回复 20# 110006

report里面有显示的，但是转出的cdl里面vdc不存在所以不生效，所以我才新开了个帖子讨论 ...

请问最后这个问题解决了吗？

firewolf223

改这个cell的cdf 让他在cdl 的时候产生一个device，然后再在rule里用lvs filter

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firewolf223 发表于 2020-10-12 17:36
改这个cell的cdf 让他在cdl 的时候产生一个device，然后再在rule里用lvs filter

请问，改它的哪个参数能在转cdl的时候把它转出来呢

Siman2000

1. hnlUserMultiTermShortCVList=list(
   
2. list("analogLib" "iprobe" "symbol" "(short(PLUS MINUS))")
   
3. ;list("analogLib" "vdc"    "symbol" "(short(PLUS MINUS))")
   
4. list("paraLib"   "pvdc"   "symbol" "(short(PLUS MINUS))")
   
5. )
   
6. 
   
7. 
   
8. hnlUserlgnoreCVList=list(
   
9. list("analogLib" "cap")
   
10. )
    
11. ;cdlNetlistType='fnl
    

复制代码

firewolf223

账户已登录 发表于 2020-10-13 14:32
请问，改它的哪个参数能在转cdl的时候把它转出来呢

那改的就多了，得看你现在的CDF 是怎么写的

Siman2000

; //// named: .simrc  ///  cope /home/  /////

hnlUserMultiTermShortCVList=list(
list("analogLib" "iprobe" "symbol" "(short(PLUS MINUS))")
;list("analogLib" "vdc"    "symbol" "(short(PLUS MINUS))")
list("paraLib"   "pvdc"   "symbol" "(short(PLUS MINUS))")
)


hnlUserlgnoreCVList=list(
list("analogLib" "cap")
)
;cdlNetlistType='fnl