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[求助] hierarchial design

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发表于 2018-9-13 19:35:19 | 显示全部楼层 |阅读模式

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本帖最后由 fangwang85 于 2018-9-14 15:59 编辑

请教一个hierarchy design设计的问题,加入chip.sdc,在划分好block模块后会自动生成block.sdc ,我的问题是,这个block.sdc可以直接供block模块 pr使用吗?因为我看到有block的sdc是手工写的,不知道工具生成的是否靠谱。
发表于 2018-9-17 17:09:34 | 显示全部楼层
一般使用的都是工具生成的sdc吧
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发表于 2018-9-18 14:49:09 | 显示全部楼层
这个分出来的sdc只是一个粗略的,里面只是定义一些clock,没有什么具体的,可能还需要自己手动加一些约束吧
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 楼主| 发表于 2018-9-18 16:17:08 | 显示全部楼层
回复 2# songhao


   谢谢回复,如果是这样的话,那么得到block.sdc 和icc吐出的block.fp需要进入dc进行二次综合吧,生成block.ddc供top顶层调用。
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 楼主| 发表于 2018-9-18 16:18:15 | 显示全部楼层
回复 3# jinx


   谢谢回复,我查了下icc自动生成的block.sdc ,里面也挺全的,不知道还需要补充哪一方面的信息
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发表于 2018-9-19 17:08:05 | 显示全部楼层
block可以读入sdc,check_timing看看约束是否完整
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 楼主| 发表于 2018-9-20 10:44:13 | 显示全部楼层
回复 6# SpunkyGG


   明白了,谢谢回复。我再讨教一个问题吧,不知道大侠有没有做过pt的hier sign off 流程。pt中可以将block做成etm供顶层使用。我的问题是etm是不是需要做 mode*corner*rc个模型。
比如mode=2  ,coner=4 ,rc寄生参数=8,那么就需要做2*4*8=64个模型。
感觉这样也挺麻烦的。
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