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[求助] 请教在FPGA中建立一个存储器模型的问题

[求助] 请教在FPGA中建立一个存储器模型的问题

公司项目中要用到一个存储器,ASIC设计和验证后需要进行FPGA验证,在建立存储器模型这里有些问题。存储器的datasheet中给出了READ和WRITE的时序关系,还有一些读写的使能信号。以READ模式为例,通常READ使能信号有效后要至少间隔一段时间,例如50us,然后clk_rd才能在上升沿读取数据,然后再clk_rd的下降沿数据被读出,能够被后级使用。
UVM仿真时,可以根据存储器的datasheet用sv写一个存储器的模型,因为仿真中加一些固定时间的延迟很方便。
但是在FPGA中,这些至少多长时间的延迟应该怎么建立模型,有些至少延迟10ns,我工作时钟才1.8MHz,对这个10ns的延迟应该怎么建立模型还是干脆用一个时钟周期的延迟。
求论坛中的各位大神指点迷津。

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