DC 综合时候是否会对verilog中指定的cell进行优化替换

relyrenkai

求助，请问如果在verilog中指定了lib中的某个cell，例如寄存器或者逻辑门，但是并没有把这个cell设为dont touch

1.在DC综合的过程中，是否会对指定的cell进行优化替换为别的cell，还是说综合出来的网表中一定会保持verilog中指定的cell完全不变？

2.如果cell的驱动能力也指定了，DC在综合的时候是否会改变cell的驱动能力？

sdlyyuxi

回复 1# relyrenkai


    一般这种RTL例化的cell, 在DC 中会将其 is_mapped 属性设为真，可以据此抓出来，设为dont_touch，这样工具不会改变其驱动能力。

relyrenkai

回复 2# sdlyyuxi
感谢！
看了您的回答，我的理解是：

这种verilog中例化的cell，DC会将其 is_mapped 属性设为真，综合的时候就不会改变cell的类型（还是说cell类型也有可能被改变？），但是有可能会改变驱动能力。
把dont_touch 属性设为真后，在综合中驱动能力也不会被改变了

请问我的理解正确吗？

sdlyyuxi

回复 3# relyrenkai


    哦，我可能没说清楚，get_cells * -hier -filter "is_mapped ===true" 只是抓出来这些cell,     然后set_dont_touch，这样子工具就不会对这类cell做任何改动

    如果你只是想改变驱动能力，那可以不用set_dont_touch, 用set_size_only 即可。