小弟初学verilog和DC，在虚拟机里面装了32位的2010版和64位的2016版DC，然后试着按照教程操作。刚开始一般的verilog都可以综合，然后小弟自己写了一个verilog，是一个ADC上电之后自动校正的算法，需要6000多个时钟周期去做。verilog的主体就是一个case语句，case后面对应6000多种情况，其实就是一个计数器每个时钟自加一，一共加到6000多。写下来一共有2万行代码，用32位的DC读入verilog文件会提示out of memory。然后我在论坛里搜索，说是可以用64位综合，但是我用64位DC读入就会一直卡住，大概10几分钟之后DC就会自动killed。不管是用read命令还是elaborate都一样。verilog在modelsim里面仿真一点问题都没有，求大佬帮帮忙！！！
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发表于 2017-11-16 11:40:19
