modelsim仿真与实际功能不符问题？

mysoul · 发表于 2017-6-7 16:36:11

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1.问题描述：从modelsim仿真图上看，标志信号没有被正确的采样到，但是该标志信号控制的信号却能够正确的执行。

以位计数器（bit_cnt）为例，相关verilog代码如下

always @(posedge MCLK or negedge rst)

if(~rst)begin

sck_r3 <= 1'b 0;

sck_r2 <= 1'b 0;

sck_r1 <= 1'b 0;

end

else if(RESET | reset_DRDY)begin

sck_r3 <= 1'b 0;

sck_r2 <= 1'b 0;

sck_r1 <= 1'b 0;

end

else

begin

sck_r3 <= sck_r2; // synchronizers

sck_r2 <= sck_r1; // synchronizers

sck_r1 <= sck ^ pol; // select the desired polarity ofthe slave clk

end

assign shift_clk_negedge = ~(sck ^ pol) & sck_r1; //pol= 0, SCK's negedge;pol = 1, SCK's posedge

assign shift_clk_negedge_1 = ~sck_r1 & sck_r2;

always @(posedge MCLK or negedge rst)

if(~rst)

bit_cnt <= 3'b 111;

else if(spi_state == idle)

bit_cnt <= 3'b 111;

else if(shift_clk_negedge == 1'b 1)

bit_cnt <= bit_cnt - 3'h 1;

pol信号固定为1，shift_clk_negedge和shift_clk_negedge_1信号为sck上升沿指示信号，高电平有效。bit_cnt应该是在MCLK的上升沿并且shift_clk_negedge为1时，才会进行减1操作。

Modelsim仿真图如下（前仿真）：

从该图上可以看出，仅有第四根黄线部分采样到shift_clk_negedge信号为1，其他地方都未采样到，但是bit_cnt却进行了减1操作。但是第一根黄线这里，没有采样到shift_clk_negedge信号为1，也没有进行减1操作。源文件，仿真文件和仿真设置都没有问题。

该问题产生的原因是什么？为何与verilog描述的功能不符合？

gaurson · 发表于 2017-6-8 15:17:50

1、第一个bit_cnt没有减1的可能，是不是spi_state还处于idle？这个信号能否拉出来看看？
2、第一个negedge是两个异步信号产生的结果，是否可以把第二个always里面判断negedge==1换成negedge_1==1，negedge_1是两个同步信号产生的结果，也许波形上看着更好分析。不知道你设计的意图是否可以允许这样？感觉这个问题也许是受到<=赋值的同一个时钟边沿的各种event区域处理的先后顺序所致，不过暂时没有分析出结果。你也可以根据这个思路去考虑一下。总觉得直接异步过来的信号，拿来做判断可能是有风险的。

mysoul · 发表于 2017-6-8 21:14:02

回复 2# gaurson

首先谢谢你的回复，由于这版设计，已经流片了，所以我就只能从代码角度分析哪里可能会出现问题。你刚刚提到的这个，确实是准备用这个negedge—1信号去做。目前芯片不知道会不会出现和波形图一样的这种采样问题。如果说，各个信号与时钟信号到来的时间不一致，会不会出现问题，导致芯片功能不正常。我现在就遇到对方公司表示，读数据不对，一直在分析原因。