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[原创] 有没有直接spice 转verilog 的办法

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发表于 2016-11-22 10:43:23 | 显示全部楼层 |阅读模式

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因为只是转最常用的gate 结构。而且全部的最底层的cell list 已经有了。

我估计写个perl 的话大概要1-2天吧。不知道有没有现成的解决方案。

我知道可用svs来验证,所以安全性还是OK的。
发表于 2016-11-22 13:30:42 | 显示全部楼层
nettran -cdl test.cdl -outType verilog -outName test.v
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发表于 2016-11-22 13:35:36 | 显示全部楼层
Synopsys Hercules自带的工具
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 楼主| 发表于 2016-11-26 16:02:09 | 显示全部楼层
多谢了。好像不错。
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发表于 2018-5-21 17:51:02 | 显示全部楼层


   
nettran -cdl test.cdl -outType verilog -outName test.v
henryshen2000 发表于 2016-11-22 13:30




    nettran是如何将 verilog网表转为spice网表的。

[cc lang=”bash”]nettran -verilog verilog.v -verilog-b0 GND -verilog-b1 VDD -cdl std_lib.cdl -outType spice -outName spice.spi
[/cc]
说明:
-verilog verilog.v 用来指定输入的verilog文件
-verilog-b0 GND 将verilog.v文件中的默认地 b0 在要输出的文件中改为GND
-verilog-b1 VDD 将verilog.v文件中的默认电源 b1 在要输出的文件中改为VDD
-cdl std_lib.cdl 将verilog.v文件中调用了的标准单元所在的std_lib.cdl 输出到spice.spi中
-outType spice 指定输出类型为spice格式
-outName spice.spi 指定输出的spice格式网表的文件名为 spice.spi
更多关于 netttan 的使用可查看 《Hercules自带子程序 nettran 使用介绍举例》
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