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[讨论] 什么情况下,一条path既有setup violation,又有hold violation?

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发表于 2016-10-26 11:27:09 | 显示全部楼层 |阅读模式

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请问,什么情况下,一条path既有setup  violation,又有hold violation?是因为什么呢?
发表于 2016-10-26 16:26:18 | 显示全部楼层
抛砖引玉,请大家讨论。
1. 同一条路径,在同样的PVT条件下,setup和hold违例应该是不会出现在同一个寄存器的D端的。
    如果是不同PVT条件下,同一条路径,则setup和hold完全可能出现在同一个寄存器的D端。因为PVT条件会影响路径延时。
2. edaboard有相关讨论,但也不太深入。连接如下:
http://www.edaboard.com/thread208395.html
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发表于 2016-10-26 19:19:53 | 显示全部楼层
我觉得吧,应该不太有可能吧,setup violation是说数据走的太慢了,hold violation是说数据走的太快了,那么既有setup violation又有hold violation,是不是可以这样理解,数据即太快又太慢??
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 楼主| 发表于 2016-10-26 21:11:33 | 显示全部楼层
回复 3# zhanggd
您好,但是我想,setup  slack和hold slack公式中并不是只有组合逻辑的delay一项,还有很多因素,比如skew,Tsetup,Thold,周期T,OCV问题。。
这个貌似是一个面试题
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发表于 2016-10-26 23:09:10 | 显示全部楼层
时钟jitter过大?
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 楼主| 发表于 2016-10-27 07:01:12 | 显示全部楼层
回复 5# newfish
可以具体解释下吗?
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发表于 2016-10-27 10:58:51 | 显示全部楼层
xingyun妹妹研究深入啊,这种情况完全可以出现,但是我不知道为什么,研究过没搞懂
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发表于 2016-10-27 11:06:42 | 显示全部楼层
2楼回复正解
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发表于 2016-10-27 11:18:49 | 显示全部楼层
本帖最后由 mnluan 于 2016-10-28 17:02 编辑

一般在clock gate的检查时,会出现这样的path。工艺越细,SS corner 和 FF corner下cell的delay偏差越大。由于是高频时钟setup要求路径尽量短,但是路径短了之后,放到FF corner下hold check就过不去了。或者出现楼主说的setup和hold同时不过。

要是面试时真有人这么问我,我倒是想问问他,出现这样情况了,他会如何解决。hold和setup他想保哪个。
=======================================================

自己挖的坑,自己来填。O(∩_∩)O~

说保hold,这样的回答是对的,传统思路就是保hold然后setup降频。在面试时,算是一个中规中矩的回答。

但是我想说,如果不允许降频,你又会怎么办呢?

分享一下我们家当时做出的不一样决定。在我们的案例中,有个800M的clock gate路径,同时出现了hold和setup的violation。如果保hold,setup势必要降频,而我们的降频无法做到从800M降频到750M,要降频就是直接降到了400M。而一旦降到400M,不要说性能了,功能都错了。因为对于送入芯片的数据根本处理不过来。这样一来,即使保住了hold,也是个废品。所以当时我们分析了整个产品,不单纯是我们自己设计的芯片,查看板上其他芯片的文档。发现有个芯片工作温度最低是0度,而不是我们的-40度,于是首先调整了我们自己分析hold的corner,换成0度的库分析,hold violation减少了一些,但还是violation。接着又从客户那边了解到,实际使用时,会给产品进行一段时间的预热,所以我们大胆的把分析hold的corner调整到了TT下,hold check是过去的。然后我们对工艺厂这些年生产我们芯片时的良率进行了分析,得出结论是,他家的Process大概率不在FF上,可以用TT分析。最后,我们保证了SS corner下的setup,用TT corner下的hold check代替了传统FF corner下的hold check。
PS:
我相信,理论指导实践,但思维不是死的。分享自己的经历给大家,让这论坛里有不一样的声音。
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发表于 2016-10-27 12:12:47 | 显示全部楼层
回复 9# mnluan


   这还用问 肯定是保hold的啊!
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