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[求助] verilog除法问题

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发表于 2016-10-14 18:06:51 | 显示全部楼层 |阅读模式

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大家好,想知道FPGA到底能不能取模运算,然后我自己编写简单的代码,仿真的时候出现点问题,余数出现延时,想知道怎么处理,谢谢!


   

        

                
  1. module shift(
  2.        clk,
  3.                  rst_n,
  4.                  cnt,
  5.                  div,
  6.                  out
  7.     );
  8. input  clk;
  9. input  rst_n;
  10. output [4:0] out;
  11. output [7:0] cnt;
  12. output [4:0] div;
  13. //---------------
  14. reg  [7:0]  cnt;
  15. always @ (posedge clk or negedge rst_n) begin
  16.   if(!rst_n) begin
  17.     cnt <= 8'd0;
  18.   end
  19.   else begin
  20.          cnt <= cnt + 1'b1;
  21.   end
  22. end
  23. //-------------------
  24. reg  [4:0]  out;
  25. reg  [4:0]  div;
  26. always @ (posedge clk or negedge rst_n) begin
  27.   if(!rst_n) begin
  28.          out <= 5'd0;
  29.          div <= 5'd0;
  30.   end
  31.   else begin
  32.          out <= {cnt  >> 4};
  33.          div <= (cnt  - 16*out);
  34.   end
  35. end
  36.          
  37. endmodule
            

   

    复制代码
quyu1014.PNG
发表于 2016-10-14 21:36:06 | 显示全部楼层
cnt信号右移4位(16),所以cnt需要计数到16才能让out为1
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发表于 2016-10-16 17:18:09 | 显示全部楼层
都是在时钟上升沿的时候将右边的表达式计算一下赋值给左边out和div,out的值先被计算出来,之后div的值是跟随out变化而变化。它们不是同步啊,所以当然要有延时。
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 楼主| 发表于 2016-10-16 17:57:46 | 显示全部楼层
回复 3# Apple_eert


  谢谢你.那么应用到电路中是不是有影响?或者是有什么办法可以改进。
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发表于 2016-10-16 18:19:38 | 显示全部楼层
这样的画,你的div就和out没有关系了,应该就不存在延时问题吧
         out <= {cnt  >> 4};
         div <= (cnt  - 16*(cnt  >> 4));
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发表于 2016-10-16 20:07:39 | 显示全部楼层
回复 5# 201521010416


   不会啊,还和原来一样
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发表于 2016-10-16 20:29:16 | 显示全部楼层
回复 6# Apple_eert


    本来结果就是在下一个时钟啊,16取模16不就是0
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发表于 2016-10-16 21:44:08 | 显示全部楼层
回复 8# 201521010416


   你说的对,他的仿真结果是有问题的,改过之后就对了。下一个时钟输出商和余数。
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