PT分析output的clock network delay为什么是零？？

fxty · 发表于 2016-1-18 09:39:15

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本帖最后由 fxty 于 2016-1-18 09:40 编辑

如图，为什么在PT分析的时候 require time 一栏中显示的clock network delay是0.在ICC中这个值
不为零且和arrival time栏中的clock_network_delay相近。

sukong123 · 发表于 2016-1-18 15:08:39

楼主在syn/sta约束中，对于D2A_DIN的output_delay是如何处理的呢？
从log看，猜测可能是：
set_output_delay 7 - clock [get_clocks a2d_clk] [get_ports D2A_DIN].
但这样有个问题：
(output delay 可以理解成为满足电路外围timing ，对IC的约束，
上面set_output_delay用法可以理解成：
在IC外面创造了属于某个clock的虚拟寄存器，并告诉工具说，这个寄存器要采样该port），
而实际上，RTL中，a2d_clk并没有去采样该port，
所以自然无法去计算长CTS后，a2d_clk源端到虚拟出的、采样该port的寄存器之间的delay，
所以认为clock network delay 为0.

至于ICC中为什么不是0，不了解.......

fxty · 发表于 2016-1-18 15:22:46

回复 2# sukong123

那对这样的output要怎样去约束呢，如果只有set_output_delay,没有clock network latency的话，肯定会出现setup不满足的情况呀

sukong123 · 发表于 2016-1-18 16:35:06

回复 3# fxty

问题的关键是D2A_DIN，从电路中吐出去后，被外围电路如何使用，是被哪个clock采样，还是怎么处理的？

hwynhh@163.com · 发表于 2024-3-28 14:45:59

不好意思，几年前的帖子找了出来
我跟楼主碰到了一样的问题，请问楼主，这个问题原因是什么，怎么解决的？

FrozenlipX · 发表于 2024-3-28 14:53:36

hwynhh@163.com 发表于 2024-3-28 14:45
不好意思，几年前的帖子找了出来
我跟楼主碰到了一样的问题，请问楼主，这个问题原因是什么，怎么解决的？ ...

因为endpoint没有时序约束

hwynhh@163.com · 发表于 2024-3-28 15:02:35

FrozenlipX 发表于 2024-3-28 14:53
因为endpoint没有时序约束

我跟楼主一样，我这endpoint是一个IO，关于这个IO的约束只有一个：set_output_delay，请教一下，还需要补充什么约束吗？

FrozenlipX · 发表于 2024-3-28 22:35:07

hwynhh@163.com 发表于 2024-3-28 15:02
我跟楼主一样，我这endpoint是一个IO，关于这个IO的约束只有一个：set_output_delay，请教一下，还需要补 ...

没有clock的path用set_max_delay

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