dc综合时可以在pad上create_clock吗？

orlye

想把整个design带着pad一起丢给dc综合。
有两个问题想请教大家
（1）有一个pad专门用来输入时钟。pad cell上已经固定为输入有效、输出无效。
可以直接在这个pad上create_clock吗？dc会把pad上的延迟考虑进去吗？
试了一下，dc报了一个warning：It's dangerous to create a clock source on inout port 'xxxxx'.(UID-376)
这个可以不管它吗？

（2）有一个pad不是专门用来输入时钟的。有输入、输出切换。用作输入时，从pad输入的信号，也要经过一个功能选择的mux，才作为时钟用。
这时该怎样create_clock？

icfbicfb

[get_ports xxxx ] ,   不用管是不是pad，

andywang3791

楼主问题2解决了吗

cxa

同问！

voiluce

也要经过一个功能选择的mux，才作为时钟用。这时该怎样create_clock？

确保这个mux之后才作clock 使用，那么可以在这个mux之后create clock

voiluce

warning：It's dangerous to create a clock source on inout port 'xxxxx'.(UID-376)
这个可以不管它吗？
===

可以不管他

feiyangbaxia

大佬们，请问如果IP的lib中不需要描述功能，那么对于在某些配置下，输入和输出断开的这种综合工具是如何得知的？谢谢

feiyangbaxia

发错地方了 不好意思

kejiazhu

从语法角度而言都是可以直接在pad上面create_clock, 但是从电路设计角度而言，不建议这么做。因为你的pad可能未必是标准单元，甚至可能没有库文件，如果使用DC直接在pad上面create_clocks，timing不好close。而且即使pad本身是标准单元，pad的内部数字逻辑之间还有padring，pad mux，pad复用等，这些都无法通过数字的方式综合和close timing。所以建议clock定义在数字顶层，然后pad到数字顶层的路径通过模拟/系统仿真的方式验证。对于数字顶层的clock，可以通过加source latency的方式设定pad到clock的延时。