dc综合后网表仿真结果出错。求助。fm是过的。

flyloop · 发表于 2014-5-27 23:27:03

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最近总是出现网表仿真结果错误啊，跟rtl代码完全两样，但formality却是过的，什么原因呢？
第一次玩dc，所以很多东西都不懂，请大神们指教。
vcs 编译选项已经加了+nospecify +notimingcheck了，加不加没什么区别。
另外网表编译的时候，vcs提示网表中模块例化是少了端口连接，这是怎么回事呢？
ps： DC版本为2011
formality为2013.03版本
VCS版本为2013 vcs-mx, vcs2009版本也仿过，一样错。

flyloop · 发表于 2014-5-27 23:27:56

自己先顶下，不要沉了。

Timme · 发表于 2014-5-27 23:31:25

激励有X，或者代码有X-Insertion，遇上后面代码的X-Termination。而网表是X-Propagation。

详见 www.arm.com/files/pdf/Verilog_X_Bugs.pdf 第15页

[求助] dc综合后网表仿真结果出错。求助。fm是过的。

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