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[活动] 每日一题0803

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发表于 2012-8-3 09:18:25 | 显示全部楼层 |阅读模式

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本帖最后由 vipjph 于 2012-8-6 21:10 编辑

1、锁相环由哪几部分组成?
2、用verilog写一段代码,实现消除一个glitch。
3、逻辑推理题:
     ①6,7,3,0,3,3,6,9,5()下一个数字是什么?
     ②
       2IMG_20120803_090552.jpg

欢迎大家积极讨论,最佳答案明日揭晓,讨论者30信元送上。
---------------------------------------答案揭晓----------------------------------------------
1、锁相环 (phase-locked loop):简称PLL,它由以下三个基本部件组成:鉴相器(PD)、环路滤波器(LPF)和压控振荡器(VCO)。
2、glitch可以由两级触发器进行消除。具体见http://bbs.eetop.cn/viewthread.php?tid=345184&extra=
3、6+7=13;7+3=10;3+0=3;0+3=3;3+3=6;3+6=9;6+9=15;9+5=14 两个数加和取个位数。所以答案是4
4、答案A。
   这道题第一眼看上去杂乱无章,无从下手,但仔细观察图形中的封闭部分可以找到规律。第一行的三个图形,封闭部分的数量分别是3、2、3,和为8、第二行的三个图形,封闭部分的数量分别是1、3、4,和为8。所以第三行的封闭部分数量的和也应该为8.故选A
以上答案来源于网络,如有不准确的地方,欢迎批评指正。
发表于 2012-8-3 10:05:22 | 显示全部楼层
1、锁相环由鉴相器、环路滤波器和压控振荡器组成。
2、
3、6+7=13;7+3=10;3+0=3;0+3=3;3+3=6;3+6=9;6+9=15;9+5=14 两个数加和取个位数。所以答案是4
4、
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发表于 2012-8-3 13:37:28 | 显示全部楼层
锁相环 (phase-locked loop):简称PLL,锁相环其实就是一个反馈电路。其作用是使得电路上的时钟和某一外部时钟的相位差同步。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪,所以锁相环通常用于闭环跟踪电路。
它由以下三个基本部件组成:鉴相器(PD)、环路滤波器(LPF)和压控振荡器(VCO)
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发表于 2012-8-3 13:56:36 | 显示全部楼层
1.由相位比較器、迴路濾波器、壓控振盪器、除頻器組成
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发表于 2012-8-3 15:46:12 | 显示全部楼层
逻辑推理题2
对角线上的图形把所在方框分成了四个区域,所以选B。
好像有点不合理,其他的图形没用上。
对不对?
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发表于 2012-8-3 15:49:19 | 显示全部楼层


   
1、锁相环由鉴相器、环路滤波器和压控振荡器组成。
2、
3、6+7=13;7+3=10;3+0=3;0+3=3;3+3=6;3+6=9; ...
lsqswl 发表于 2012-8-3 10:05




   
re
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发表于 2012-8-3 16:27:00 | 显示全部楼层
咋没人回复消除glithc的verilog代码段的
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发表于 2012-8-3 17:01:10 | 显示全部楼层
本帖最后由 waynor 于 2012-8-3 17:04 编辑

1, 锁相环组成:参考输入频率、分频器、鉴相器、环路滤波器、VCO
2,
1)应该为4
分别后一个数减去前面的数得到差的序列:
1,-4,-3,3,0,3,3,-4,()
故最后一个差应该为-1,关于0对称和相反对称交错
故5+(-1)=4
2)选C
第一行都有圆
第二行都有锐角
第三行都有直角
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发表于 2012-8-4 16:43:10 | 显示全部楼层
2.消除毛刺可在一定时间内一直对该信号进行采样,只有信号保持了一定时间才输出,否则认为信号不变。
always@(posedge clk)
begin
       if(signal==1)          //带有毛刺的信号
             cnt<=cnt+1      //计数器加1
       else
             cnt<=0;
       if(cnt==100)
             out<=1;            //只有在100次采样中信号一直为1,输出才为1 ,否则输出为0
       else
             out<=0;
end
还请多多指教!
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发表于 2012-8-5 00:27:54 | 显示全部楼层
锁相环:相位检测模块+VCO+低通滤波器
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